FPGA UART通信模块设计与回环验证实战

1. UART收发模块设计与回环验证：从理论到实践的完整历程

作为一名FPGA开发者，UART通信模块的设计与验证是每个初学者必须跨越的一道坎。这次我要分享的是一个真实的项目开发案例——多路UART控制器的设计与回环验证过程。这个看似简单的任务，却让我经历了从晚上8点到凌晨2点的漫长Debug过程，也让我深刻理解了硬件开发中"理想"与"现实"的差距。

1.1 项目背景与初始设想

我的项目目标是实现一个基于FPGA的多路UART控制器，核心功能包括：

• 独立的UART发送模块(chuanko.v)
• 独立的UART接收模块(jieshou.v)
• 完整的回环测试验证

最初，我以为回环测试不过是把uart_rx和uart_tx在顶层连接起来，看着串口助手里的数据完美回显就大功告成了。但现实给了我一记响亮的耳光——板子下载程序后疯狂发送数据、串口助手被0xFF和0x00之类的垃圾信息刷屏、LED灯不受控地乱跳...这些现象让我意识到，FPGA开发远不是写对代码那么简单。

2. UART接收模块的核心设计原理

2.1 16倍过采样与多数表决机制

UART接收模块的核心在于准确检测和解析异步串行数据。我采用了经典的16倍过采样方案，其工作原理如下：

对于115200波特率：

• 位周期：8.68μs (1/115200)
• 采样间隔：0.54μs (8.68μs/16)
• 有效采样点：每个位周期内的第6-11次采样（中间6次）

多数表决逻辑：

verilog复制6,7,8,9,10,11: START_BIT <= START_BIT + uart_rx_sync2;
// ... 数据位采样 ...
150,151,152,153,154,155: STOP_BIT <= STOP_BIT + uart_rx_sync2;

这种设计能有效过滤线路噪声，提高接收稳定性。

2.2 状态机设计与关键代码

接收模块采用三段式状态机：

1. IDLE：等待起始位下降沿
2. RECEIVE：启动分频计数器，按bps_cnt节拍采样
3. DONE：bps_cnt=159时产生rx_done脉冲

关键的双拍同步与下降沿检测代码：

verilog复制always@(posedge clk or negedge reset_n)
    if(!reset_n) begin
        uart_rx_sync1 <= 1'b0;
        uart_rx_sync2 <= 1'b0;
    end
    else begin
        uart_rx_sync1 <= uart_rx;
        uart_rx_sync2 <= uart_rx_sync1;
    end
assign uart_rx_nedge = ~uart_rx_reg1 & uart_rx_reg2;

注意事项：同步寄存器初始化为0可能导致上电瞬间RX引脚为高时被误判为上升沿。虽然不直接导致乱发，但会在边界条件下引入亚稳态问题。

3. 顶层设计与初期问题排查

3.1 初始顶层设计

最初的理想化设计如下：

verilog复制module uart_loopback(
    input wire clk,
    input wire reset_n,
    input wire uart_rx,
    output wire uart_tx,
    output wire led0, led1, led2, led3, led4, led5, led6, led7
);
    // 接收模块
    jieshou u_receiver(
        .clk(clk),
        .reset_n(reset_n),
        .uart_rx(uart_rx),
        .baud_set(3'd4),  // 115200
        .data_byte(rx_data),
        .rx_done(rx_done)
    );
    
    // 发送模块（回环）
    uart_tx u_transmitter(
        .clk(clk),
        .reset_n(reset_n),
        .send_en(rx_done && !tx_busy),
        .data_byte(rx_data),
        .baud_set(3'd4),
        .uart_tx(uart_tx),
        .tx_done(),
        .uart_state(tx_busy)
    );
    
    // LED显示接收数据
    assign led0 = rx_data[0];
    // ... led1-7 ...
endmodule

3.2 遇到的第一个坑：约束文件错误

问题现象：编译报错Cannot find pin led0

根本原因：

1. 顶层定义output wire [7:0] led，但约束文件分开定义led0到led7
2. 更严重的是E3和E4引脚混淆：
   • E4应连接CH9102F的TXD（FPGA的RX输入）
   • E3应连接CH9102F的RXD（FPGA的TX输出）

修正后的约束文件：

tcl复制set_pin_assignment { uart_rx } { LOCATION = E4; IOSTANDARD = LVCMOS33; PULLTYPE = PULLUP; }
set_pin_assignment { uart_tx } { LOCATION = E3; IOSTANDARD = LVCMOS33; DRIVESTRENGTH = 8; }

经验教训：约束文件引脚定义必须对照原理图逐字核对，简单的引脚混淆可能导致整个系统无法正常工作。

4. 深入问题排查与解决方案

4.1 上电自检风暴问题

修正引脚后，乱发问题依然存在。我尝试了多种软件过滤方案：

1. 上电延时屏蔽：下载后等待1秒再开放接收 → 无效
2. 接收间隔限制：强制10ms内只能接收一次 → 无效
3. 帧格式校验：检查起始位为0且停止位为1 → 无效
4. 数据内容过滤：过滤0x00和0xFF → 无效

关键发现：按住复位键时，乱发停止；松开后立即恢复。这说明问题不在代码逻辑，而在CH9102F芯片的上电自检特性——它会输出格式完全正确的"假数据"。

4.2 最终解决方案：硬件直连

verilog复制module uart_loopback(
    input wire clk,
    input wire reset_n,
    input wire uart_rx,
    output wire uart_tx,
    output wire led0, led1, led2, led3, led4, led5, led6, led7
);
    // 接收模块（仅用于LED显示）
    jieshou u_jieshou(
        .clk(clk),
        .reset_n(reset_n),
        .uart_rx(uart_rx),
        .baud_set(baud_set),
        .data_byte(rx_data),
        .rx_done(rx_done)
    );
    
    // 硬件直连：物理层回环
    assign uart_tx = uart_rx;
    
    // LED显示
    assign led0 = rx_data[0];
    // ... led1-7 ...
endmodule

这个方案的优点：

1. 无反馈回路，避免"接收→发送→再接收"的死循环
2. CH9102F的自检数据直接透传回PC，不会积累在FPGA内部
3. 接收模块依然独立工作（LED显示证明接收逻辑正确）

5. 完整代码解析与实现细节

5.1 发送模块(uart_tx)详解

发送模块关键设计点：

1. 波特率参数化设计：

verilog复制case(baud_set)
    0: bps_DR <= 16'd5207;  // 9600
    1: bps_DR <= 16'd2603;  // 19200
    2: bps_DR <= 16'd1301;  // 38400
    3: bps_DR <= 16'd867;   // 57600
    4: bps_DR <= 16'd433;   // 115200
    default: bps_DR <= 16'd433;
endcase

2. 发送状态管理：

verilog复制always@(posedge clk or negedge reset_n)
    if(!reset_n)
        uart_state <= 1'b0;
    else if(send_en && !tx_busy)  // 防重复触发
        uart_state <= 1'b1;
    else if(bps_cnt == 16'd11)
        uart_state <= 1'b0;

5.2 接收模块(jieshou)详解

接收模块的创新点：

1. 动态错误检测：

verilog复制else if((bps_cnt == 8'd159) || ((bps_cnt == 8'd12) && (START_BIT > 2)))
    uart_state <= 1'b0;

在bps_cnt=12时检查起始位，如果START_BIT>2（多数表决不通过），则提前终止接收。

2. 数据位判决逻辑：

verilog复制data_byte[0] <= (data_byte_pre0 >= 4) ? 1'b1 : 1'b0;
// ...其他数据位...

采用>=4的阈值判断（6次采样中至少4次为1才判为1），提高抗干扰能力。

6. 项目经验总结与进阶思考

6.1 工程实践中的关键收获

1. 复位键的妙用：快速定位问题是软件还是硬件引起
2. 硬件特性认知：芯片上电行为可能影响系统稳定性
3. 解决方案权衡：有时规避比修复更高效

6.2 FIFO缓冲的进阶考量

虽然当前项目没有实现FIFO，但成熟的UART设计应考虑：

1. 单字节寄存器：适合协议层验证
2. FIFO缓冲：解决速率匹配和数据积压问题
3. 透明传输：物理层验证的最简方案

选择依据：

• 验证目标（物理层/协议层/应用层）
• 系统资源约束
• 开发时间压力

6.3 后续优化方向

1. 参数化波特率生成器
2. 多路UART控制器集成
3. 错误检测与重传机制
4. DMA传输支持

这个项目让我深刻体会到：真正的工程思维，是在资源约束下找到最优解而非完美解。六小时的调试看似浪费，实则是宝贵的经验积累——它教会我在未来的项目中更高效地定位问题、更务实地选择解决方案。