FPGA+DDS多波形信号发生器设计与优化

1. 项目概述：FPGA+DDS的多波形信号发生器实战

在通信系统测试和电子测量领域，信号发生器是不可或缺的基础设备。传统模拟信号源存在频率稳定性差、波形切换不灵活等问题，而基于FPGA和直接数字频率合成(DDS)技术的解决方案，能够以全数字化的方式生成高精度、可编程的多波形信号。我最近完成的一个项目，使用Xilinx Artix-7 FPGA配合高速DAC，实现了包含正弦波、方波、三角波、锯齿波等基础波形，以及2PSK、2ASK和AM调制信号的综合信号发生器。

这个项目的独特价值在于：

• 频率分辨率可达0.01Hz（采用32位相位累加器时）
• 支持波形参数实时可编程（通过UART或按键接口）
• 调制深度、载波频率等参数可动态调整
• 输出频率范围覆盖1Hz-10MHz（取决于DAC性能）
• 硬件成本控制在300元以内（FPGA开发板+DAC模块）

2. DDS核心原理深度解析

2.1 相位累加器的数学本质

DDS的核心是一个相位累加器，其本质是一个模2^N的循环计数器。每次时钟到来时，累加器将当前相位值加上频率控制字(FTW)：

code复制相位[n] = (相位[n-1] + FTW) mod 2^N

其中N通常取24-32位。FTW与输出频率的关系为：

code复制f_out = (FTW × f_clk) / 2^N

例如，当f_clk=100MHz，N=32时，要生成1MHz正弦波：

code复制FTW = (1e6 × 2^32) / 100e6 ≈ 42,949,673

2.2 波形存储的优化方案

传统方案使用查找表(LUT)存储波形数据，但会面临存储深度与资源占用的矛盾。我的优化方案包括：

1. 正弦波对称性利用：只存储0-π/2的数据，通过镜像和反相生成完整周期
2. 分段线性插值：对变化平缓区域采用稀疏采样+线性插值
3. 动态精度调整：根据当前输出频率自动调整LUT寻址步长

对于方波等简单波形，可采用实时计算替代存储：

verilog复制// 方波生成示例
assign square_wave = (phase_acc[31]) ? amplitude : -amplitude;

2.3 调制波形实现技巧

调制波形的核心是将基带信号与载波相乘。以AM调制为例：

code复制AM(t) = [A + m(t)] × sin(2πf_c t)

FPGA实现时采用以下结构：

1. 双DDS通道：一个生成载波，一个生成调制信号
2. 数字乘法器：使用FPGA内置的DSP Slice实现
3. 自动增益控制(AGC)：防止调制过载

3. FPGA实现详解

3.1 硬件架构设计

系统采用模块化设计，主要包含：

• 时钟管理：PLL生成125MHz系统时钟
• 控制接口：UART接收PC端参数配置
• DDS核：包含相位累加器、波形LUT、调制器
• DAC接口：SPI控制12位DAC芯片（如AD9767）

关键信号定义：

verilog复制module dds_core (
    input clk_125M,
    input [31:0] freq_word,
    input [1:0] wave_select,
    output reg [11:0] dac_data
);

// 相位累加器
reg [31:0] phase_acc;
always @(posedge clk_125M) begin
    phase_acc <= phase_acc + freq_word;
end

// 波形生成
always @(*) begin
    case(wave_select)
        2'b00: dac_data = sin_lut[phase_acc[31:24]]; 
        2'b01: dac_data = {phase_acc[31],{11{1'b1}}}; // 方波
        // 其他波形...
    endcase
end
endmodule

3.2 关键参数设计要点

1. 相位截断误差：实际使用相位累加器的高10-12位作为LUT地址，需评估因此引入的杂散
2. DAC更新速率：需满足Nyquist定理，一般选择系统时钟的1/4~1/2
3. 抗混叠滤波：在DAC输出端必须添加低通滤波器，截止频率设为最高输出频率的1.2倍

3.3 调制信号实现代码

以2PSK调制为例：

verilog复制// 伪随机序列生成
reg [15:0] pn_seq = 16'hA5A5;
always @(posedge symbol_clk) begin
    pn_seq <= {pn_seq[14:0], pn_seq[15] ^ pn_seq[12] ^ pn_seq[3] ^ pn_seq[0]};
end

// PSK调制
wire [11:0] carrier = sin_lut[phase_acc[31:24]];
wire [11:0] psk_out = (pn_seq[0]) ? carrier : -carrier;

4. 实测性能优化记录

4.1 频谱纯度提升方案

初期测试发现输出信号存在明显杂散，通过以下措施改善：

1. 增加相位抖动：在相位累加器LSB添加伪随机噪声

   verilog复制wire [7:0] dither = lfsr[7:0];
   phase_acc <= phase_acc + freq_word + {24'd0, dither};
   

2. LUT数据加窗：对存储的波形数据应用Hanning窗
3. 电源去耦：每个电源引脚添加0.1μF+10μF电容组合

4.2 实测数据对比

5. 常见问题与解决方案

5.1 输出波形畸变排查

现象：高频正弦波出现台阶状失真

• 检查DAC更新速率是否足够（至少2倍于输出频率）
• 确认低通滤波器截止频率设置正确
• 测量FPGA到DAC的时钟抖动（应<100ps）

5.2 调制深度不稳定

解决方法：

1. 在基带通路添加数字自动增益控制(AGC)

   verilog复制// 简易AGC实现
   always @(posedge clk) begin
       if (mod_index > 12'd2047) 
           gain <= gain - 1;
       else if (mod_index < 12'd1023)
           gain <= gain + 1;
   end
   

2. 采用CIC滤波器平滑控制信号
3. 增加基带信号预加重

5.3 资源占用优化

当使用较小规模FPGA时：

• 共享LUT：不同波形分时复用同一存储块
• 采用CORDIC算法实时计算正弦值（节省存储但增加延迟）
• 降低相位累加器位数（牺牲频率分辨率）

6. 扩展应用方向

本设计可进一步扩展为：

1. 多通道同步输出：用于MIMO系统测试
2. 任意波形生成：通过PC接口下载自定义波形数据
3. 闭环测试系统：增加ADC通道实现信号分析功能

实际部署中发现，在5G FR1频段测试中，该发生器配合上变频器可完美替代商用信号源，成本仅为后者的1/20。一个特别实用的技巧是：在生成扫频信号时，采用线性步进而非对数步进，可以显著降低FPGA计算负载。