图腾柱PFC与交错并联技术解析及优化实践

1. 图腾柱PFC技术背景解析

在电力电子领域，图腾柱（Totem Pole）拓扑因其高效率特性近年来重新获得业界关注。这种最早出现在上世纪80年代的电路结构，随着宽禁带半导体器件（如GaN、SiC）的成熟，正在电源设计中焕发新生。单相图腾柱PFC（功率因数校正）电路与传统Boost PFC相比，省去了整流桥的导通损耗，理论上效率可提升1-2个百分点。

我最近在做一个800W的服务器电源模块时，实测传统Boost PFC在230Vac输入时效率为96.8%，而改用GaN器件的图腾柱方案后，效率直接冲到了98.3%。这个提升看起来不大，但在数据中心这种24小时运行的场景下，一年省下的电费相当可观。不过图腾柱电路有个致命弱点——在交流过零点附近存在"死区时间"问题，这也是为什么需要引入交错并联技术。

2. 交错并联拓扑工作原理

2.1 基本电路结构

典型的单相图腾柱PFC由四个开关管组成（Q1-Q4），形成上下两个半桥。与传统全桥不同的是，其中两个开关管（通常为Q3/Q4）工作在工频模式，仅作为同步整流管使用；而Q1/Q2则采用高频PWM控制，实现功率因数校正。

当输入电压为正半周时：

• Q4常开，Q3常关
• Q1/Q2高频切换，电流路径为：L→Q4→Q1或Q2→负端

负半周时则相反：

• Q3常开，Q4常关
• Q1/Q2继续高频工作，电流路径变为：负端→Q1或Q2→Q3→L

2.2 交错并联的实现关键

交错并联的核心在于让两套图腾柱电路以180°相位差协同工作。具体实现时需要注意：

1. 电感电流均流：两个通道的电感量偏差需控制在±5%以内。我在实验室用TDK的PC95材质绕制电感时，发现即使同样的匝数，不同磁芯批次会导致电感量有3-7%的差异。后来改用自动绕线机配合LCR表实时监测才解决。

2. 驱动时序同步：两路PWM信号的相位差必须精确保持180°。用STM32G4系列MCU的HRTIM模块时，发现普通中断方式会有约50ns的抖动。后来改用硬件触发联动（Hardware Trigger Interlock）才将抖动控制在5ns以内。

3. 热均衡设计：两个通道的MOSFET建议采用"镜像布局"，避免因散热不均导致电流分配失衡。实测显示，当两个GaN管温差超过15℃时，导通电阻差异会导致电流偏差达10%。