FPGA点阵屏汉字显示系统设计与实现

1. FPGA点阵屏汉字显示系统设计概述

最近在实验室折腾FPGA点阵屏显示，发现用Verilog实现动态显示效果比传统单片机方案灵活多了。这次基于16×16 LED点阵屏开发了一套完整的汉字显示系统，支持多汉字滚动、暂停/启动、左右移动和速度调节等功能。系统在Intel Cyclone IV和Xilinx Artix-7开发板上都通过了实测验证，核心代码采用纯Verilog实现，移植性相当不错。

这个项目的核心价值在于：

1. 完整实现了从字模提取到动态显示的全流程解决方案
2. 采用模块化设计，各功能单元解耦良好
3. 包含详细的时序控制和跨时钟域处理方案
4. 提供Quartus Prime和Vivado双平台移植指南

特别适合有一定FPGA基础的开发者学习，或者作为电子设计竞赛的参考项目。下面我会从设计思路到具体实现，把整个开发过程中的关键技术和踩坑经验都详细分享出来。

2. 系统架构与核心模块设计

2.1 整体系统框图

系统采用经典的三级流水架构：

code复制[字模ROM] -> [显示缓冲区] -> [扫描控制]
      ↑            ↑             ↑
 [字符选择]    [位移控制]    [时钟分频]

时钟域划分：

• 50MHz主时钟：用于系统初始化和配置寄存器
• 1kHz扫描时钟：驱动行扫描电路
• 可调移位时钟：控制滚动速度（默认10Hz）

2.2 字模存储方案优化

原始方案使用case语句硬编码，虽然直观但扩展性差。改进后的ROM存储方案：

verilog复制parameter CHAR_NUM = 8;  // 支持8个汉字
parameter ROM_DEPTH = CHAR_NUM * 32; // 每个汉字32字节

reg [15:0] char_rom [0:ROM_DEPTH-1];

initial begin
    // 使用$readmemh从文件初始化ROM
    $readmemh("font_data.hex", char_rom);
end

字模提取技巧：

1. 使用PCtoLCD2003等取模软件生成字模
2. 取模方式设置为：阴码、逐列式、逆向（低位在上）
3. 输出格式选择C语言数组，再转换为Verilog格式

注意：Quartus综合时会自动将数组推断为ROM资源，无需手动例化ROM IP

2.3 双缓冲显示机制

为解决闪烁问题，采用双缓冲技术：

verilog复制reg [15:0] display_buf[0:15];  // 前台缓冲
reg [15:0] prepare_buf[0:15];  // 后台缓冲

always @(posedge clk_1khz) begin
    if (buf_switch) begin
        // 整帧切换
        for (int i=0; i<16; i=i+1) 
            display_buf[i] <= prepare_buf[i];
    end
    // 行扫描逻辑...
end

缓冲切换时机：

• 垂直消隐期间（行计数器=15时）
• 切换间隔 > 行扫描周期×行数（确保完整刷新）

3. 动态显示控制实现

3.1 行扫描时序生成

关键时序参数：

• 行扫描频率：1kHz（每行1ms）
• 消隐时间：2μs（行切换间隙）
• 占空比：1/16（动态亮度均衡）

verilog复制reg [3:0] row_cnt;
reg [15:0] row_sel;

always @(posedge clk_1khz) begin
    // 行计数器
    row_cnt <= (row_cnt == 15) ? 0 : row_cnt + 1;
    
    // 消隐控制
    if (row_cnt == 15) 
        row_sel <= 16'h0000;  // 消隐
    else 
        row_sel <= (1 << row_cnt);
    
    // 数据锁存
    row_data <= display_buf[row_cnt];
end

实测发现：消隐时间不足会导致鬼影，建议用示波器实测行选信号边沿

3.2 平滑滚动算法

位移控制核心逻辑：

verilog复制reg [4:0] shift_cnt;  // 0-31位移量
wire [5:0] virt_col = col_idx + shift_cnt;  // 虚拟列坐标

// 字符索引计算
assign char_idx = virt_col[5:4];  // 每字符16列(4bit)
assign char_row = virt_col[3:0];  // 字符内行号

// 边界处理
always @(posedge shift_clk) begin
    if (dir)  // 右移
        shift_cnt <= (shift_cnt == 31) ? 0 : shift_cnt + 1;
    else       // 左移
        shift_cnt <= (shift_cnt == 0) ? 31 : shift_cnt - 1;
end

跨字符处理技巧：

1. 采用模运算自动循环（32列=2个汉字宽度）
2. 虚拟列坐标实现无缝衔接
3. 使用非阻塞赋值确保时序一致

3.3 速度调节实现

可编程时钟分频器设计：

verilog复制reg [23:0] speed_reg = 24'd50_000;  // 默认速度
reg [23:0] div_cnt;

always @(posedge clk_50m) begin
    if (div_cnt >= speed_reg) begin
        shift_clk <= ~shift_clk;
        div_cnt <= 0;
    end else begin
        div_cnt <= div_cnt + 1;
    end
end

速度档位推荐值：

注意：实际速度受主时钟频率影响，需根据开发板调整基准值

4. 关键问题与解决方案

4.1 鬼影消除技术

问题现象：切换行时出现短暂错误显示
解决方案：

1. 增加硬件消隐电路
   • 在行选通信号上加RC延迟（约100ns）
2. 软件消隐措施

   verilog复制// 行切换时插入死区时间
   if (row_cnt == 15) 
       row_sel <= 16'h0000;  // 全消隐
   

实测对比：

4.2 跨时钟域同步

数据通路存在的跨时钟域：

1. 速度调节寄存器（50MHz → 分频器）
2. 位移控制信号（可调时钟 → 显示时钟）

同步器实现示例：

verilog复制// 两级触发器同步链
reg [1:0] speed_sync;
always @(posedge clk_50m) begin
    speed_sync <= {speed_sync[0], speed_new};
    if (speed_sync[1] != speed_sync[0])
        speed_reg <= speed_new;
end

重要：所有异步控制信号都必须同步，否则会导致亚稳态

4.3 按键消抖处理

机械按键抖动特性：

• 抖动时间：5-20ms
• 抖动次数：多次电平跳变

状态机消抖算法：

verilog复制localparam IDLE = 2'b00;
localparam DETECT = 2'b01;
localparam CONFIRM = 2'b10;

always @(posedge clk_1khz) begin
    case(state)
        IDLE: if (key_in) state <= DETECT;
        DETECT: begin
            cnt <= cnt + 1;
            if (cnt > 15) state <= CONFIRM;
        end
        CONFIRM: if (!key_in) state <= IDLE;
    endcase
end

滤波参数建议：

• 采样时钟：1kHz（足够捕获抖动）
• 确认阈值：15ms（覆盖大部分按键）

5. 平台移植实战

5.1 Quartus Prime 21.1 实现要点

1. 引脚分配技巧：

   tcl复制# 在.qsf文件中添加约束
   set_location_assignment PIN_C14 -to row_sel[0]
   set_instance_assignment -name IO_STANDARD "3.3-V LVTTL" -to row_sel[*]
   

2. 时钟配置：

   • 使用PLL生成50MHz和1kHz时钟
   • 注意设置PLL锁定信号作为复位条件

3. SignalTap II调试：

   • 采样深度建议≥1K
   • 触发条件设为行计数器=0

5.2 Vivado 2022.1 移植注意事项

差异点处理：

1. 时钟资源：

   verilog复制// 替换Altera PLL为Xilinx MMCM
   clk_wiz_0 clk_gen (
       .clk_out1(clk_50m),
       .clk_out2(clk_1khz),
       .reset(reset),
       .locked(pll_locked),
       .clk_in1(sys_clk)
   );
   

2. ILA调试配置：

   • 建议监控信号：
     • row_sel[3:0]
     • row_data[15:0]
     • shift_cnt[4:0]

3. 约束文件示例：

   xdc复制create_clock -period 20.000 [get_ports sys_clk]
   set_property PACKAGE_PIN R4 [get_ports {row_sel[0]}]
   set_property IOSTANDARD LVCMOS33 [get_ports {row_sel[*]}]
   

5.3 资源占用对比

Cyclone IV EP4CE10 vs Artix-7 XC7A35T：

移植经验：

1. Verilog代码本身兼容性良好
2. 时钟管理和IO约束是主要差异点
3. Xilinx工具链对时序约束更严格

6. 系统测试与优化

6.1 功能测试方案

测试用例设计：

1. 静态显示测试

   • 验证所有汉字能正确显示
   • 检查每行亮度均匀性

2. 动态功能测试

   test复制1. 上电默认显示"测试"
   2. 按左键：文字左移
   3. 按右键：文字右移 
   4. 速度+/-键调节滚动速度
   5. 暂停键冻结显示
   

3. 边界测试：

   • 快速切换方向键
   • 极限速度测试（最高/最低）

6.2 电源噪声处理

常见问题：

• 全亮时电流骤增导致电压跌落
• 行切换产生的高频噪声

解决方案：

1. 硬件措施：

   • 每行串接100Ω限流电阻
   • 电源端加470μF电解电容+0.1μF陶瓷电容

2. 软件措施：

   verilog复制// 分散刷新策略
   always @(posedge clk_1khz) begin
       if (row_cnt % 2 == 0)
           row_data <= display_buf[row_cnt];
   end
   

6.3 亮度均衡技术

现象：高速滚动时亮度不均
优化方案：

1. 灰度调制：

   verilog复制// PWM调光
   reg [3:0] pwm_cnt;
   always @(posedge clk_1m) pwm_cnt <= pwm_cnt + 1;
   
   assign led_drive = (row_data & (pwm_cnt < brightness));
   

2. 非线性校正：

   verilog复制// Gamma校正表
   wire [3:0] adj_brightness = gamma_lut[raw_brightness];
   

实测效果对比：

7. 扩展应用方向

7.1 多语言支持方案

扩展设计：

1. 字库存储优化：

   • 使用SPI Flash存储完整字库
   • 运行时动态加载

2. Unicode编码处理：

   verilog复制// 编码转换示例
   wire [15:0] gb_code = {8'hB2, 8'hE2};  // "测"的GB2312编码
   assign rom_addr = (gb_code - 16'hA1A1) * 32;
   

3. 字库压缩技术：

   • 使用稀疏矩阵存储
   • 差分编码减少冗余

7.2 动画特效实现

已实现特效：

1. 淡入淡出：

   verilog复制// 亮度渐变
   always @(posedge clk_1hz) begin
       if (fade_dir) 
           brightness <= brightness + 1;
       else
           brightness <= brightness - 1;
   end
   

2. 弹跳效果：

   verilog复制// 垂直位置计算
   assign y_offset = amplitude * sin(phase_cnt);
   

3. 马赛克过渡：

   • 分块随机填充
   • 逐步替换为正常显示

7.3 网络化控制

远程控制方案：

1. UART接口：

   • 波特率115200
   • 协议格式：

     code复制[头] [命令] [参数] [校验]
     0x55 0x01  0x05   0x5B
     

2. WiFi模块对接：

   • ESP8266 AT指令控制
   • JSON格式传输显示内容

3. 典型应用场景：

   • 车站信息屏
   • 智能家居状态显示
   • 工业设备监控