Logisim实现RISC-V单周期CPU的设计与教学实践

1. 项目概述：用Logisim搭建RISC-V单周期CPU的设计初衷

在计算机体系结构教学中，CPU设计一直是理解计算机工作原理的核心环节。而RISC-V作为一种开源指令集架构，近年来在教育和工业界都获得了广泛关注。我选择使用Logisim这款数字电路仿真工具来实现RISC-V单周期CPU，主要基于以下几个考虑：

首先，Logisim的图形化界面特别适合教学和原型设计。它不需要复杂的开发环境配置，拖拽元件就能构建电路，实时仿真功能让调试过程直观可见。这对于初学者理解CPU内部数据流动特别有帮助。相比Verilog等HDL语言，Logisim降低了学习曲线，让我们可以更专注于体系结构本身的设计。

其次，单周期设计是理解CPU工作原理的最佳起点。虽然现代CPU都采用流水线设计，但单周期CPU每个时钟周期完整执行一条指令的特性，能清晰展示取指、译码、执行、访存、写回这五个经典阶段的数据通路。这种简化模型帮助我们掌握核心原理后，再扩展到多周期或流水线设计会容易得多。

RISC-V指令集的简洁性也是重要因素。RV32I基础指令集只有约40条指令，远少于x86等CISC架构，但已经足够实现完整的编程功能。这种精简性使得在有限时间内完成CPU设计成为可能。我选择实现RV32I的一个子集（约20条核心指令），既覆盖了各类指令格式（R/I/S/B/U/J），又能运行简单程序。

2. 核心模块设计与实现

2.1 指令存储与取指单元

在Logisim中，我使用ROM组件作为指令存储器。这里有几个关键设计点：

1. 地址位宽选择：32位RISC-V的PC是32位宽，但实际教学中我们可能只需要4KB指令空间（12位地址）。为简化设计，我使用16位地址线，支持64KB存储空间。

2. 指令初始化：Logisim的ROM可以通过右键菜单导入包含指令的文本文件。格式是每行一个32位十六进制数，例如：

code复制00400093  // addi x1, x0, 4
00208133  // add x2, x1, x2

3. PC更新逻辑：单周期CPU中，PC在每个时钟周期要么+4（顺序执行），要么跳转到分支目标地址。这通过一个多路选择器实现，控制信号来自控制单元的分支判断。

注意：Logisim的ROM默认使用大端序，而RISC-V是小端序架