基于SystemVerilog的FPGA数字钟设计与实现

1. 项目概述

这个数字钟项目是基于SystemVerilog语言在Basys3 FPGA开发板上实现的综合功能时钟系统。作为国防科技大学数字逻辑与计算机设计课程的大作业，它不仅仅是一个简单的时钟显示，而是集成了多种实用功能的完整解决方案。

核心功能包括：

• 基础时钟功能（时、分、秒显示）
• 日期显示（年、月、日）
• 秒表功能（精确到百分之一秒）
• 倒计时功能
• 闹钟功能（可设置和启用）

项目最大的特点是充分利用了Basys3开发板的硬件资源，通过按键和拨码开关实现了多种功能的切换和设置，同时使用LED灯和七段数码管提供了丰富的状态反馈。代码结构清晰，模块化设计合理，是学习FPGA数字逻辑设计的优秀范例。

2. 硬件平台与开发环境

2.1 Basys3开发板简介

Basys3是Digilent公司推出的一款入门级FPGA开发板，搭载Xilinx Artix-7 XC7A35T-1CPG236C FPGA芯片。这款开发板特别适合教学和原型开发，具有以下特点：

• 时钟频率：100MHz晶振
• 存储资源：33,280个逻辑单元，1,800Kb块RAM
• I/O资源：16个开关，5个按钮，4个7段数码管，16个LED
• 扩展接口：Pmod接口，USB接口等

2.2 开发工具链

本项目使用的主要开发工具包括：

1. Vivado Design Suite：Xilinx提供的FPGA开发环境，用于综合、实现和生成比特流文件
2. SystemVerilog：硬件描述语言，比传统Verilog具有更强的抽象能力和验证特性
3. Basys3约束文件：定义引脚分配和电气特性

提示：Vivado的安装和配置需要特别注意版本兼容性。Basys3开发板推荐使用Vivado 2018.3或更高版本。

3. 系统架构设计

3.1 顶层模块设计

数字钟系统的顶层模块clock包含了所有功能的核心逻辑。模块的输入输出接口设计如下：

systemverilog复制module clock(
    input logic clk_pre,       // 100MHz主时钟
    input logic TU, TL, TC, TD, TR,  // 五个功能按键
    input logic SET_TIME, DISPLAY_SWITCHER, ALARM_ENABLE,  // 三个拨码开关
    output logic dp,           // 数码管小数点控制
    output logic [10:0] disp_7seg,  // 数码管显示信号
    output logic mode1_date, mode2_stopwatch, mode3_countdown, mode4_alarm, // 模式指示灯
    output logic alarm_light, down_light, // 闹钟和倒计时指示灯
    output logic tag0, tag1, tag2  // 显示模式指示
);

3.2 功能模式设计

系统通过枚举类型定义了五种工作模式：

systemverilog复制typedef enum integer {MAIN, ALARM, STOP_WATCH, DOWN, DATE} ModeType;

模式切换逻辑由RIGHT按键控制，循环顺序为：MAIN → DATE → STOP_WATCH → DOWN → ALARM → MAIN。

3.3 时钟分频设计

由于Basys3提供的是100MHz主时钟，而数字钟需要多种不同频率的时钟信号：

1. 秒时钟(clk_sec)：用于基础时钟和倒计时功能
2. 百分之一秒时钟(clk_centi)：用于秒表功能
3. 显示刷新时钟(clk_disp)：控制数码管动态扫描
4. 闪烁时钟(clk_blink)：用于闹钟和倒计时结束时的指示灯闪烁

分频器通过计数器实现，代码片段如下：

systemverilog复制always_ff @ (posedge clk_pre) begin
    cnt_sec <= cnt_sec + 1;
    cnt_centi <= cnt_centi + 1;
    cnt_disp <= cnt_disp + 1;
    cnt_blink <= cnt_blink + 1;
    
    if (cnt_sec == 100000000) begin  // 1秒分频
        cnt_sec <= 0;
        clk_sec <= 1'b1;
    end
    else clk_sec <= 1'b0;
    
    if (cnt_centi == 1000000) begin  // 0.01秒分频
        cnt_centi <= 0;
        clk_centi <= 1'b1;
    end
    // 其他分频器类似...
end

4. 核心功能实现细节

4.1 基础时钟功能

基础时钟功能是数字钟的核心，实现时、分、秒的计时和显示。计时逻辑采用级联计数器结构：

systemverilog复制if (s0 == 9) begin
    if (s1 == 5) begin
        if (m0 == 9) begin
            if (m1 == 5) begin
                if (h0 == 3 && h1 == 2) begin 
                    {s0, s1, m0, m1, h0, h1} <= 24'd0;  // 23:59:59 → 00:00:00
                    jw_d <= 1'b1;  // 日期进位信号
                end
                // 小时进位逻辑...
            end
            // 分钟进位逻辑...
        end
        // 秒进位逻辑...
    end
    // 秒个位计数...
end

4.2 日期功能实现

日期功能需要考虑月份天数的变化，通过组合逻辑实现：

systemverilog复制always_comb begin
    case ({mm1, mm0}) 
        {4'd0, 4'd1}: Handsome_ksj = {4'd3, 4'd1};  // 1月31天
        {4'd0, 4'd2}: Handsome_ksj = {4'd2, 4'd8};  // 2月28天(不考虑闰年)
        // 其他月份...
    endcase
end

日期进位逻辑与时钟联动，当时钟从23:59:59变为00:00:00时触发日期更新。

4.3 秒表功能设计

秒表功能精确到百分之一秒，使用独立的计数器：

systemverilog复制if (cs0 == 9) begin
    if (cs1 == 9) begin
        if (cm0 == 9) begin
            if (cm1 == 5) begin
                if (ch0 == 9) begin
                    if (ch1 == 5) begin
                        {cs0, cs1, cm0, cm1, ch0, ch1} = 24'd0;  // 59:59.99 → 00:00.00
                    end
                    // 小时进位...
                end
                // 分钟进位...
            end
            // 秒进位...
        end
        // 0.1秒进位...
    end
    // 0.01秒计数...
end

4.4 倒计时功能实现

倒计时功能采用递减计数器，具有以下特点：

• 支持时、分、秒设置
• 结束时触发5秒指示灯闪烁
• 可通过RESET按键重置

倒计时核心逻辑：

systemverilog复制if (ds0 == 0) begin
    ds0 <= 4'd9;
    if (ds1 == 0) begin
        ds1 <= 4'd5;
        if (dm0 == 0) begin
            // 分钟和小时借位逻辑...
        end
        // 其他借位...
    end
    // 其他借位...
end else begin
    ds0 <= ds0 - 1;  // 秒个位递减
end

4.5 闹钟功能设计

闹钟功能实现要点：

• 可设置闹钟时间（时、分、秒）
• 通过拨码开关ALARM_ENABLE启用/禁用
• 触发时LED灯闪烁5秒
• 时间比较采用组合逻辑

闹钟触发逻辑：

systemverilog复制if (s0 == as0 && s1 == as1 && m0 == am0 && m1 == am1 && h0 == ah0 && h1 == ah1) begin
    alarm_sig <= 1'b1;
    if (!alarm_sig && ALARM_ENABLE) alarm_time <= 5;  // 触发5秒闪烁
end

5. 人机交互设计

5.1 按键功能分配

系统充分利用Basys3的五个按键实现多功能控制：

5.2 按键消抖实现

机械按键存在抖动问题，本项目采用三级寄存器链消抖：

systemverilog复制always_ff @ (posedge clk_centi) begin 
    tmpU3 <= tmpU2;
    tmpU2 <= tmpU1;
    tmpU1 <= TU;
    // 其他按键类似...
end

always_comb begin
    UP = tmpU1 & tmpU2 & tmpU3;  // 只有当连续三个周期都检测到按键按下才视为有效
    // 其他按键类似...
end

5.3 数码管动态显示

系统采用动态扫描方式驱动4位7段数码管，主要特点：

• 位选信号循环刷新（约1kHz频率）
• 小数点用于分隔时:分或分:秒
• 设置模式下当前设置位闪烁提示

显示控制逻辑：

systemverilog复制always_comb begin 
    case (disp_pos)
        0: begin disp_7seg[10:7] = 4'b1110; disp_number = disp_B0; end  // 选中第一位
        1: begin disp_7seg[10:7] = 4'b1101; disp_number = disp_B1; end  // 选中第二位
        // 其他位...
    endcase
    
    // 7段译码
    case (disp_number)
        4'd0: disp_7seg[6:0] = 7'b0000001;  // 数字0的段码
        4'd1: disp_7seg[6:0] = 7'b1001111;  // 数字1的段码
        // 其他数字...
    endcase
end

6. 约束文件解析

约束文件(XDC)定义了引脚分配和电气特性，是FPGA设计的关键部分。本项目的主要约束包括：

1. 时钟引脚分配：

tcl复制set_property PACKAGE_PIN W5 [get_ports clk_pre]
set_property IOSTANDARD LVCMOS33 [get_ports clk_pre]
create_clock -period 10 -name clk_pre [get_ports clk_pre]

2. 按键引脚分配：

tcl复制set_property PACKAGE_PIN T18 [get_ports TU]
set_property IOSTANDARD LVCMOS33 [get_ports TU]

3. 数码管引脚分配：

tcl复制set_property PACKAGE_PIN W4 [get_ports {disp_7seg[10]}]
set_property IOSTANDARD LVCMOS33 [get_ports {disp_7seg[10]}]

4. LED指示灯分配：

tcl复制set_property PACKAGE_PIN L1 [get_ports mode1_date]
set_property IOSTANDARD LVCMOS33 [get_ports mode1_date]

7. 项目调试与优化建议

7.1 常见问题排查

1. 数码管显示异常：

   • 检查约束文件中的引脚分配是否正确
   • 确认段码和位选信号极性（本项目为低电平有效）
   • 测量动态扫描频率是否合适（建议1kHz左右）

2. 按键响应不灵敏：

   • 调整消抖计数器阈值
   • 检查按键引脚分配和上拉电阻配置
   • 确认时钟分频是否正确

3. 计时不准：

   • 验证时钟分频计算（100MHz→1Hz）
   • 检查时序约束是否满足
   • 使用逻辑分析仪抓取时钟信号

7.2 功能扩展建议

1. 增加闰年判断：完善日期功能，考虑闰年2月天数变化
2. 添加多个闹钟：扩展闹钟功能，支持多组闹钟设置
3. 实现串口配置：通过UART接口与PC通信，方便时间设置
4. 添加温度显示：连接温度传感器，显示环境温度

7.3 代码优化方向

1. 状态机重构：将模式切换逻辑改为明确的状态机
2. 参数化设计：将分频系数等常量定义为参数，提高可配置性
3. 模块化拆分：将不同功能拆分为独立模块，提高代码可维护性
4. 添加注释：完善代码注释，特别是关键算法和接口部分

8. 工程部署与使用指南

8.1 Vivado工程创建步骤

1. 新建Vivado项目，选择Basys3开发板(XC7A35T-1CPG236C)
2. 添加SystemVerilog源文件(clock.sv)
3. 添加约束文件(clock.xdc)
4. 综合、实现并生成比特流文件
5. 通过USB连接开发板，下载比特流

8.2 开发板操作说明

1. 模式切换：按TR键循环切换显示模式（时钟→日期→秒表→倒计时→闹钟）
2. 时间设置：
   • 拨动SET_TIME开关进入设置模式
   • 按TL键选择要设置的位
   • 按TU键增加当前位的值
3. 秒表控制：
   • 在秒表模式下，按TC键开始/暂停
   • 按TD键重置
4. 闹钟控制：
   • 拨动ALARM_ENABLE开关启用/禁用闹钟
   • 设置方法与时钟设置类似

8.3 功能验证要点

1. 验证基础时钟的准确性（对比标准时间源）
2. 测试所有按键功能是否正常响应
3. 检查各模式切换是否流畅
4. 验证闹钟和倒计时的触发功能
5. 确认显示内容在不同模式下是否正确

这个数字钟项目从设计到实现展示了完整的FPGA开发流程，涵盖了数字逻辑设计的多个重要概念。通过本项目的学习和实践，可以深入理解时序电路设计、状态机控制、人机交互等关键技术，为更复杂的FPGA项目开发打下坚实基础。