杰理AC692X芯片24bit DAC频响异常分析与优化

1. 问题现象与背景分析

最近在调试杰理AC692X系列芯片的音频子系统时，遇到了一个颇为棘手的问题：当DAC工作在24bit模式下时，频响曲线在特定频段出现明显异常。具体表现为在8kHz-16kHz频段出现约3dB的幅度跌落，而在低频段（<200Hz）则出现约1.5dB的增益抬升。这种非线性频响直接影响了高保真音频播放的质量表现。

作为一款主打Hi-Res音频解码的蓝牙SoC，杰理AC692X系列标称支持24bit/192kHz的高解析度音频解码。其内置的Sigma-Delta型DAC在硬件规格上完全满足需求，但实际测量结果与理论值存在明显偏差。通过APx515音频分析仪采集的THD+N曲线显示，24bit模式下的总谐波失真+噪声比16bit模式高出约6dB，这显然不符合高比特位深应有的性能表现。

2. 硬件电路排查

2.1 电源质量检测

首先使用示波器测量DAC模拟供电引脚（AVDD）的纹波情况。在24bit模式下，观察到电源轨上存在约12mVpp的开关噪声，频率集中在1.2MHz附近，这与内部PLL的工作频率吻合。虽然这个数值在芯片手册规定的50mVpp限值内，但高频噪声仍可能通过电源耦合影响DAC性能。

实测技巧：建议使用接地弹簧而非传统探头接地夹，可减少高频测量时的环路干扰

解决方案：

1. 在AVDD引脚增加10μF X7R陶瓷电容与100nF NPO电容并联
2. 电源走线改用星型拓扑，避免数字与模拟电源共路径
3. 在PCB背面添加铜箔屏蔽层

2.2 时钟信号完整性

使用高带宽示波器（>1GHz）观测MCLK信号质量时，发现上升时间达到3.2ns（典型值应为1.5ns），且存在明显的振铃现象。进一步用TDR测量显示传输线阻抗不连续，这会导致时钟抖动(Jitter)增大。

关键改进措施：

• 将时钟线改为50Ω阻抗控制的微带线
• 在靠近DAC端串联22Ω电阻进行阻抗匹配
• 缩短时钟走线长度至<15mm

3. 软件配置优化

3.1 寄存器配置验证

通过JTAG接口dump出DAC控制寄存器的实际配置值，发现两个关键问题：

1. 抗混叠滤波器截止频率被错误设置为0.8×fs（应为0.45×fs）
2. 过采样率选择位OSR[1:0]未正确配置，实际工作在64x而非预设的128x模式