SAR与ΣΔ ADC架构对比及工程实践指南-嵌云网-嵌入式AI开发资源站

SAR与ΣΔ ADC架构对比及工程实践指南

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1. 两种主流ADC架构的技术对决

在模拟数字转换器(ADC)领域，逆向逐次逼近型(SAR)ADC和Sigma-Delta(ΣΔ)ADC长期占据着市场主导地位。作为从业15年的模拟电路设计师，我见证过这两种架构在各种应用场景中的激烈竞争。大厂的高端ADC芯片往往采用混合架构设计，但理解这两种基础架构的特性差异，仍然是每位模拟工程师的必修课。

SAR ADC以其简洁的架构和优异的能效比著称，特别适合中高速中等精度的应用场景。其核心原理类似于天平称重——通过二进制搜索逐步逼近输入信号。而ΣΔ ADC则像是一位精密的雕刻家，通过过采样和噪声整形技术，用时间换取精度，在低速高精度领域独占鳌头。

2. 逆向SAR ADC的架构精要

2.1 传统SAR的局限与逆向架构的创新

传统SAR ADC的采样保持电路在高速场景下会遇到两个致命问题：采样开关的电荷注入和比较器的回踢噪声。逆向SAR的创新之处在于将采样保持功能整合到DAC阵列中，形成了独特的"采样-转换一体化"结构。

具体实现上，当CLK上升沿到来时：

输入信号通过导通电阻Ron对DAC电容阵列充电
采样结束时，Ron断开，电容阵列保持输入电压
转换阶段，比较器开始进行二进制搜索

这种结构的核心优势在于：

消除了传统采样保持电路的建立时间限制
DAC电容直接采样，避免了中间节点的寄生效应
比较器仅在转换阶段工作，降低功耗

2.2 关键电路模块设计要点

电容阵列设计需要特别注意单位电容的匹配精度。在28nm工艺下，我们通常采用：

最小电容尺寸≥1fF（避免量子效应影响）
采用共质心布局（匹配误差<0.1%）
添加dummy电容（消除边缘效应）

比较器设计采用动态锁存结构，关键参数包括：

输入对管gm要足够大（>5mS）
锁存再生时间<200ps
失调电压<1mV（需校准）

实测经验：电容阵列的kT/C噪声往往成为系统瓶颈，在12位设计中，单位电容不宜小于4fF。

3. Sigma-Delta ADC的噪声整形艺术

3.1 过采样与噪声整形的数学本质

ΣΔ ADC的核心思想可以用一个简单公式表达：
Y(z) = STF(z)·X(z) + NTF(z)·E(z)

其中：

STF为信号传递函数（通常≈1）
NTF为噪声传递函数（高阶高通特性）
E为量化噪声

通过设计高阶NTF，可以将量化噪声"推"向高频区域，再通过数字滤波器滤除。例如三阶单环结构的NTF通常设计为：
NTF(z) = (1 - z⁻¹)³

3.2 调制器架构选型指南

常见架构对比如下：

架构类型	稳定性	复杂度	适用OSR	典型精度
单环二阶	好	低	64-128	14-16位
单环三阶	中等	中	128-256	18-20位
MASH 2-1	很好	高	32-64	16-18位
连续时间	较差	低	32-64	12-14位

在音频ADC设计中，我们多采用单环三阶结构，OSR设为256，配合5级CIC+半带滤波器，可实现110dB的信噪比。

4. 混合架构的工程实践

4.1 时间交织SAR的技术实现

为突破SAR ADC的速度限制，大厂普遍采用时间交织技术：

采用8通道交织
每个子通道工作在500MS/s
通过PCB传输线实现时钟分配（skew<200fs）
数字后端进行时序校准

关键挑战在于：

通道间增益误差需<0.1%
时钟偏斜需<0.5ps
输入带宽需覆盖Nyquist频率

4.2 数字辅助校准技术

现代ADC普遍采用数字校准来弥补模拟电路的不足：

前台校准（生产测试时）：
- 电容失配测量（基于电荷重分配）
- 比较器失调测量（统计方法）
后台校准（实时运行）：
- 基于随机抖动的增益校准
- 基于伪随机序列的时序校准

校准算法示例：

python复制def capacitor_calibration():
    for i in range(cap_array_size):
        apply_test_voltage(0.5VDD)
        set_cap_switch(i, 'up')
        residual = comparator_output()
        error[i] = calculate_error(residual)
    return error

5. 实测性能对比与选型建议

5.1 实测数据对比

我们在相同工艺节点(28nm)下实现的两款ADC性能对比：

指标	逆向SAR ADC	ΣΔ ADC
采样率	1GS/s	1MS/s
有效位数	10.5bit	20bit
功耗	85mW	45mW
面积	0.15mm²	0.8mm²
SFDR@Fin=10MHz	68dB	110dB

5.2 应用场景选型树

建议按照以下决策树选择架构：

需要>16位精度？
- 是 → 选择ΣΔ ADC
- 否 → 进入2
需要>10MS/s速度？
- 是 → 选择SAR ADC
- 否 → 进入3
需要最低功耗？
- 是 → 选择ΣΔ ADC
- 否 → 根据面积预算选择

6. 设计陷阱与解决方案

6.1 SAR ADC常见问题

代码缺失（missing code）：
- 成因：电容失配或比较器迟滞
- 解决：增加冗余位或数字校准
采样线性度差：
- 成因：开关导通电阻非线性
- 解决：采用bootstrapped开关
高频ENOB下降：
- 成因：输入带宽不足
- 解决：优化前端驱动电路

6.2 ΣΔ ADC调试技巧

调制器振荡：
- 检查积分器输出是否饱和
- 降低NTF的Q值
低频噪声过大：
- 检查参考电压的PSRR
- 增加斩波频率
数字滤波器溢出：
- 检查中间数据位宽
- 增加饱和逻辑

调试心得：ΣΔ ADC的稳定性与NTF零极点位置强相关，建议先用MATLAB建模验证后再实现电路。