1. 项目概述
这个基于FPGA的DS1302时钟芯片数据读写显示工程，是一个完全用Verilog HDL实现的硬件设计项目。不同于常见的嵌入式系统方案，我们完全避开了现成的IP核和厂家专用工具链，采用纯寄存器级操作来实现对DS1302实时时钟芯片的精确控制。这种"硬核"做法带来的直接好处是代码具有极佳的跨平台兼容性，实测在Intel Cyclone IV和Xilinx Artix-7系列FPGA上都能完美运行。
关键优势：整个工程仅占用约87个LEs（Intel）或26个LUTs（Xilinx），资源利用率极低，非常适合作为FPGA入门练手项目或实际产品中的子模块。
工程包中提供了完整的Quartus源文件、系统框图、测试平台以及DS1302的技术手册。特别值得一提的是，我们精心设计的testbench包含了时序检查语句，能有效避免仿真通过但实际硬件失败的经典陷阱——这个教训来自笔者早期调试时，因忽略时钟低电平持续时间而导致整个模块无法工作的惨痛经历。
2. 硬件架构设计
2.1 系统整体框图
整个系统由三个主要模块构成：
- DS1302控制模块：负责产生符合芯片要求的时序信号
- 时钟分频模块：将系统时钟降频到1MHz工作频率
- 显示驱动模块：将读取的时间数据转换为七段数码管信号
code复制 +-------------------+ +-------------------+ +-------------------+
| | | | | |
50MHz --> | 时钟分频模块 | --> | DS1302控制模块 | <--> | DS1302芯片 |
| | | | | |
+-------------------+ +---------+---------+ +-------------------+
|
v
+---------+---------+
| |
| 显示驱动模块 | --> 七段数码管
| |
+-------------------+
2.2 关键器件选型
DS1302芯片特性：
- 实时时钟/日历功能，支持秒、分、时、日、月、年和星期信息
- 31x8位额外数据存储RAM
- 2.0V-5.5V宽电压工作范围
- 三线接口（CE、I/O、SCLK）
FPGA兼容性设计要点：
- 避免使用厂家专属IP核
- 手动实现时钟分频而非依赖PLL
- 采用标准Verilog语法
- 所有时序参数严格遵循DS1302手册
3. 核心模块实现
3.1 状态机设计
控制模块的核心是一个精心设计的状态机，完整状态转移如下：
verilog复制localparam IDLE = 4'd0,
INIT = 4'd1,
CMD_WR = 4'd2,
DATA_WR = 4'd3,
DATA_RD = 4'd4,
STOP = 4'd5;
always @(posedge clk_1M or negedge rst_n) begin
if(!rst_n) begin
state <= IDLE;
cnt <= 0;
end else begin
case(state)
IDLE:
if(start) state <= INIT;
INIT:
if(cnt == 3) begin
state <= CMD_WR;
cnt <= 0;
end else cnt <= cnt + 1;
CMD_WR:
if(bit_cnt == 8) begin
state <= (rw_bit) ? DATA_RD : DATA_WR;
bit_cnt <= 0;
end
DATA_WR:
if(bit_cnt == 8) state <= STOP;
DATA_RD:
if(bit_cnt == 8) state <= STOP;
STOP:
if(cnt == 5) state <= IDLE;
endcase
end
end
状态机设计要点：
- 初始化阶段(INIT)：确保芯片上电稳定
- 命令写入阶段(CMD_WR)：发送8位控制命令
- 数据读写阶段(DATA_WR/DATA_RD)：根据读写标志进行数据传输
- 停止阶段(STOP)：完成操作后保持总线稳定
经验之谈：状态转移条件中加入计数器(cnt)判断，比单纯依赖信号更可靠。实测发现DS1302对时序间隔非常敏感，这种设计能精确控制每个状态的持续时间。
3.2 双边沿采样技术
DS1302的数据在时钟下降沿有效，但FPGA通常在上升沿采样。为解决这个时序矛盾，我们采用了创新的双边沿采样技术：
verilog复制// 上升沿采样移位寄存器
always @(posedge clk_1M) begin
io_reg <= {io_reg[6:0], DS1302_IO};
end
// 下降沿捕获有效数据
always @(negedge clk_1M) begin
if(state == DATA_RD) begin
rd_data[bit_cnt] <= io_reg[7];
end
end
这种方法的工作原理：
- 在时钟上升沿，将DS1302的IO信号移入8位移位寄存器
- 在时钟下降沿，读取移位寄存器的最高位作为有效数据
- 经过8个周期后，完整的8位数据就被存储在rd_data中
实测波形显示，这种采样方式完全满足DS1302的建立/保持时间要求，甚至比官方参考波形更为规范。
4. 关键问题与解决方案
4.1 时序违例问题
现象：
仿真一切正常，但烧录到FPGA后通信失败。
排查过程：
- 使用SignalTap抓取实际波形
- 发现SCLK低电平持续时间仅800ns
- 查阅手册确认DS1302要求最小1000ns
解决方案：
在testbench中加入时序检查语句：
verilog复制specify
// 检查时钟低电平宽度
$width(negedge sclk, 1000ns);
// 检查CE信号建立时间
$setup(ce_posedge, posedge sclk, 60ns);
endspecify
4.2 显示抖动问题
现象：
数码管显示数字时出现随机跳动。
原因分析：
- BCD码转换组合逻辑存在毛刺
- 动态扫描刷新率过高
- 按键消抖不充分
改进方案：
- 在七段译码器输出端加入寄存器缓冲
- 调整扫描频率至200Hz左右
- 采用两级寄存器消抖技术
verilog复制// 改进后的显示驱动片段
always @(posedge clk_1M) begin
// 第一级消抖
key_reg <= {key_reg[0], key_in};
// 第二级稳定判断
if(&key_reg) key_stable <= 1'b1;
else if(~|key_reg) key_stable <= 1'b0;
end
5. 硬件连接注意事项
-
电源配置：
- VCC2：主电源（3.3V或5V）
- VCC1：必须连接备用电池（3V纽扣电池）
- 当主电源掉电时，备用电池维持时钟运行
-
信号连接：
- SCLK：建议串联22Ω电阻减少振铃
- CE信号：上拉至VCC（典型值4.7kΩ）
- I/O线：双向端口，需正确处理方向控制
-
PCB布局：
- DS1302尽量靠近FPGA放置
- 避免时钟信号长距离走线
- 在VCC2和GND之间放置100nF去耦电容
6. 工程扩展思路
-
NTP网络对时：
- 添加ESP8266 WiFi模块
- 实现SNTP协议获取网络时间
- 通过UART与FPGA通信更新时间
-
温度补偿：
- 添加DS18B20温度传感器
- 根据温度变化调整时钟校准参数
- 建立温度-误差补偿曲线
-
闹钟功能：
- 扩展状态机支持闹钟设置
- 添加蜂鸣器驱动电路
- 实现可编程的多组闹钟
这个纯Verilog实现的DS1302控制器，展示了如何在不依赖专用IP核的情况下，通过深入理解芯片时序要求，用标准硬件描述语言实现可靠的接口设计。其中的状态机架构、双边沿采样技术和严格的时序检查方法，可以推广到其他类似的串行接口器件控制中。