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CMOS带隙基准电压源设计与优化实践

王端端

1. 带隙基准电压源设计概述

在模拟集成电路设计中，带隙基准电压源(Bandgap Reference)堪称"电压基准发生器"中的瑞士军刀。这次设计的电压模式带隙基准采用SMIC CMOS工艺，在3.3V供电下实现了6.5ppm/℃的温度系数，后仿真结果稳定在6.6ppm/℃。这个性能指标意味着在-40℃到125℃的工业级温度范围内，输出电压波动不超过±0.02%，足以满足大多数高精度应用场景。

整个设计包含三个关键子系统：采用折叠共源共栅结构的运算放大器、看门狗式启动电路和优化的电源关断模块。特别值得一提的是PSRR(电源抑制比)达到-45dB@100kHz，这个指标在低压设计中尤为难得。传统教科书式的带隙基准往往只能做到-30dB左右，我们通过运放跨导的精细调谐和电源去耦策略的优化，实现了显著的性能提升。

2. 核心电路设计解析

2.1 折叠共源共栅运放设计

运放作为带隙基准的核心误差放大器，其性能直接影响基准的精度。这里采用了非对称的折叠共源共栅结构，主要考虑以下几点：

  1. 跨导(gm)优化：将运放跨导控制在2mS，这个值是通过PSRR与功耗的trade-off确定的。具体计算公式为：

    code复制PSRR ≈ gm_amp * ro_amp / (1 + gm_amp * R_ptat)

    其中R_ptat是PTAT电流生成电阻。当gm过高时，虽然开环增益增大，但电源噪声耦合系数也随之增加。实测数据显示，gm从5mS降到2mS时，PSRR改善了约8dB。

  2. 偏置电流选择：20μA的偏置电流确保了足够的相位裕度。在Cadence仿真中，我们观察到当电流低于15μA时，次极点会向低频移动，导致在工艺角变化时相位裕度不足60°。

  3. 非对称设计：输入对管的W/L比为4:1，这种非对称结构能有效补偿工艺偏差导致的系统误差。在MC(蒙特卡洛)仿真中，非对称设计的σ值比对称结构降低了37%。

2.2 启动电路设计

启动电路采用经典的正反馈锁存结构，关键设计参数如下：

  • 触发阈值：通过MN_start和MP_start的尺寸比设置为1.5V

    code复制W/L_start_nmos = 2u/0.5u
W/L_start_pmos = 4u/0.5u

    这个比例确保在电源上电过程中，当VDD超过1.5V时能可靠触发。

  • 关断速度：采用衬底驱动技术将关断时间压缩到200ns以内。实际测试中发现，传统结构的关断时间容易达到1μs，这会导致系统上电时序问题。

  • 可靠性设计：在启动管栅极添加了ESD保护二极管，防止CMOS栅氧在反复启动过程中受损。流片后的HTOL(高温工作寿命)测试显示，添加保护后FIT率下降了两个数量级。

2.3 电源关断模块

电源关断模块的创新点在于解决了传统方案的电荷注入问题：

  1. 串联PMOS开关：采用高阈值PMOS作为主开关管，其关断电阻设计为1MΩ。这个值的选取依据是：

    code复制Ileakage = VDD/Roff = 3.3V/1MΩ = 3.3nA

    既满足nA级漏电流要求，又避免形成高阻节点。

  2. 泄放通路：在运放偏置点添加了泄放NMOS，其尺寸经过精确计算：

    code复制W/L_discharge = 1u/0.5u

    这个尺寸能确保在100ns内泄放掉所有浮空节点电荷。

  3. 开关驱动：采用缓冲器链驱动大尺寸开关管，避免直通电流。实测显示，优化后的驱动电路将开关瞬态电流从原来的5mA降到1mA以下。

3. 版图设计关键点

3.1 BJT匹配结构

核心的PNP三极管采用共质心布局，具体实施要点：

  1. dummy环规则：SMIC工艺要求P+注入层间距≥0.3um。最初设计的0.2um间距导致DRC错误，修改为0.35um后：

    • 匹配精度提升：MC仿真显示σ从0.5%降到0.3%
    • 面积代价：核心模块面积增加5%

  2. 金属走线策略：采用对称扇形走线，确保各支路电阻一致。后仿真表明，非对称走线会导致高达2mV的失配电压。

  3. 温度梯度补偿：将BJT对沿芯片热对称轴布置，实测温度系数改善约15%。

3.2 寄生参数控制

PEX后仿真暴露的衬底耦合问题解决方案：

  1. 衬底接触优化：在敏感节点周围添加多晶硅衬底接触，接触间距缩小到10um。这使高温下的电压阶跃从0.1mV降到0.02mV。

  2. 屏蔽保护：在运放输入走线下铺设N-well屏蔽层，降低衬底噪声耦合。实测PSRR在高频段(>1MHz)改善约6dB。

  3. 去耦电容：在电源轨添加分布式MIM电容，总面积达到200um²。这使电源瞬态响应的过冲电压降低40%。

4. 后仿真与工艺角验证

完整的工艺角仿真数据如下表所示：

Corner Temp(℃) Vbg(mV) ΔV/ΔT(ppm/℃)
FF -40 1235.2 6.8
TT 27 1200.0 6.5
SS 125 1198.7 6.7

关键发现：

  1. FF角下输出电压偏高1.5%，这是由于载流子迁移率增加导致PTAT电流增大所致。
  2. 高温下SS角的输出电压下降主要来自电阻温度系数变化。
  3. 所有工艺角下的温度系数均控制在7ppm/℃以内，满足设计指标。

5. 工程实践技巧

5.1 Cadence仿真设置

  1. 网表模式设置：

    code复制setenv CDS_Netlisting_Mode "Analog"

    这个设置避免数模混合仿真时的网表解析错误，特别是有Verilog-A模型时必需。

  2. PEX设置要点：

    • 提取频段设为DC到10倍工作频率(本例中为10MHz)
    • 必须包含衬底寄生RC网络
    • 对敏感节点启用高阶寄生提取

  3. 蒙特卡洛分析：

    • 样本数≥1000次
    • 需要同时包含工艺偏差和失配效应
    • 建议运行时间较长时采用分布式计算

5.2 测试注意事项

  1. PCB布局：

    • 基准电压输出走线需采用屏蔽双绞线
    • 电源去耦电容应尽量靠近芯片引脚
    • 避免数字信号线与模拟走线平行

  2. 温度测试：

    • 建议使用温控箱而非热风枪
    • 温度变化速率控制在5℃/分钟以内
    • 在每个温度点稳定10分钟再读数

  3. 噪声测量：

    • 使用电池供电的前置放大器
    • 测量带宽设置从0.1Hz到100kHz
    • 多次测量取平均值消除随机噪声

6. 常见问题排查

6.1 启动失败

现象：上电后输出电压为0或振荡
排查步骤：

  1. 检查启动管栅极电压是否超过阈值
  2. 测量运放输出是否进入线性区
  3. 确认PTAT电流是否正常建立
    解决方案：
  • 调整启动管尺寸比例
  • 在运放输出端添加小电容(约1pF)增强稳定性

6.2 温度系数超标

现象：高温或低温下电压偏差过大
可能原因：

  1. BJT电流密度不匹配
  2. 电阻温度系数补偿不足
  3. 运放失调电压随温度变化
    调试方法：
  • 扫描不同偏置电流下的温度曲线
  • 检查电阻材料的TC值设置
  • 增加运放输入对管尺寸改善匹配

6.3 电源噪声敏感

现象：PSRR测试不达标
改进措施：

  1. 增加运放电源抑制比
    • 提升共模反馈环路增益
    • 采用cascode电流镜
  2. 优化电源去耦网络
    • 在片上去耦电容增加到500um²
    • 采用分级滤波策略

在实际流片验证中，我们发现最关键的三个改进点是：运放gm值的精确控制、版图匹配结构的优化以及衬底寄生效应的抑制。通过这版设计，我们积累了一套针对SMIC CMOS工艺的带隙基准设计checklist，包括21项必检项目和35项建议优化项。下次将尝试在现有架构上加入动态修调技术，目标是将温度系数进一步降低到3ppm/℃以下。

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芯片测试是确保集成电路可靠性的关键技术，随着工艺节点进入纳米级，传统ATE测试方法面临覆盖率不足的挑战。Logic BIST（内建自测试）通过将测试电路集成到芯片内部，实现了更高效的故障检测。其核心原理包括测试向量生成器(TPG)、扫描链优化和输出响应分析器(ORA)设计，采用线性反馈移位寄存器(LFSR)和多输入特征寄存器(MISR)等技术。在汽车电子和AI芯片等领域，Logic BIST能显著提升测试覆盖率至99%以上，同时降低测试成本。特别是在满足ISO 26262功能安全要求方面，Logic BIST通过分区测试和动态签名比对等创新方法，为7nm以下工艺的复杂SoC提供了可靠的测试解决方案。
台达PLC与西门子V20变频器Modbus通讯实战指南
Modbus RTU作为工业自动化领域广泛应用的通讯协议，通过RS485物理层实现主从设备间的可靠数据交换。其工作原理基于主站轮询机制，采用CRC校验确保数据完整性，在工业现场具有布线简单、抗干扰强的技术优势。本文以台达DVP14ES PLC与西门子V20变频器为典型应用案例，详解硬件连接中的终端电阻配置、变频器参数设置及PLC程序设计的核心逻辑，特别分享通过心跳检测实现断电自恢复等工程实践技巧。针对工业自动化控制系统常见的通讯干扰问题，提供包括屏蔽层单端接地、信号隔离器使用等抗干扰方案，这些经验同样适用于其他品牌PLC与变频器的Modbus通讯场景。
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