24位Σ-Δ ADC在SMIC 18nm工艺下的设计与优化

1. 项目背景与核心价值

在工业测量、医疗设备和精密仪器领域，高精度模数转换器（ADC）一直是信号链中的关键瓶颈。传统16位ADC在动态范围、噪声抑制等方面已难以满足高端应用需求，而24位Σ-Δ型ADC凭借过采样和噪声整形技术，可实现120dB以上的有效位数（ENOB）。这次基于SMIC 18nm EE工艺的设计实践，不仅需要解决常规ADC的线性度、时钟抖动等问题，还要应对先进工艺下特有的漏电流、器件匹配等挑战。

选择SMIC18EE工艺有其特殊考量：一方面其1.8V/3.3V双电压域非常适合混合信号设计，另一方面EE（Enhanced Edge）版本针对低功耗优化，这对需要长期运行的测量设备至关重要。实测表明，该工艺下MOS管的1/f噪声比标准工艺低约15%，这对Σ-Δ调制器的噪声性能有直接提升。

2. 架构设计与关键模块

2.1 三阶调制器拓扑选择

采用单环三阶1-bit量化架构而非MASH结构，主要基于以下考量：

• 工艺偏差影响：MASH结构对电容匹配度要求极高，在18nm工艺下电容失配可能达到0.1%
• 稳定性保障：单环结构通过前馈路径和局部反馈系数优化，在OSR=128时可实现-3dBFS的稳定输入范围
• 面积优势：省去了多量化器所需的校准电路，核心面积减少约35%

调制器系数经过遗传算法优化后确定为：

code复制b1=0.375, b2=0.125, b3=0.0417 
a1=0.5, a2=0.1667

该系数组合在Matlab建模中实现了98dB的峰值SNR。

2.2 开关电容电路实现

积分器采用全差分开关电容结构，关键设计参数：

• 采样电容：4pF（kT/C噪声限制在-110dB以下）
• 开关尺寸：2μm/180nm（兼顾电荷注入和时钟馈通）
• 时钟相位：采用非重叠时钟生成电路，延迟时间设定为0.3T（T为时钟周期）

特别设计了栅压自举开关：

verilog复制module bootstrap_switch (
  input clk,
  input vin,
  output vout
);
  // 自举电容采用MOM结构，容值500fF
  // 电荷泵使用交叉耦合PMOS管
endmodule

该结构使开关导通电阻在输入全范围内变化小于5%，显著降低谐波失真。