ONE实验室1. 使用cocotb和iverilog搭建Verilog仿真环境
作为一名FPGA开发者，我经常需要验证设计的正确性。传统仿真工具如ModelSim虽然功能强大，但license费用昂贵且脚本编写复杂。经过多次实践，我发现cocotb+iverilog的组合能提供轻量级、高效的仿真解决方案。
cocotb是一个基于Python的验证框架，它允许我们使用Python编写测试用例，通过VPI/VHPI接口与仿真器交互。相比传统的Verilog测试平台，cocotb具有以下优势：
- 测试用例可以用Python编写，语法更简洁
- 可以直接使用Python丰富的库函数
- 支持面向对象的测试架构
- 测试结果可以方便地与CI/CD集成
iverilog是一个开源的Verilog仿真器，虽然功能不如商业工具全面，但对于中小规模设计已经足够。它的优势在于：
- 完全免费开源
- 跨平台支持（Windows/Linux/Mac）
- 编译速度快
- 支持标准Verilog语法
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2. 环境准备与安装
2.1 软件安装
在开始前，我们需要安装以下软件：
- Python 3.6+（推荐使用Anaconda管理Python环境）
- Icarus Verilog（iverilog）
- GTKWave（波形查看工具）
- Git（Windows下需要Git Bash运行make命令）
安装命令如下（以Ubuntu为例）：
bash复制sudo apt-get install iverilog gtkwave git python3-pip
pip install cocotb
对于Windows用户，建议使用MSYS2环境安装iverilog和GTKWave，或者直接下载预编译的二进制包。
2.2 验证安装
安装完成后，可以通过以下命令验证环境是否配置正确：
bash复制which iverilog # 检查iverilog是否在PATH中
which vvp # 检查vvp是否在PATH中
python -c "import cocotb; print(cocotb.__version__)" # 检查cocotb安装
3. 第一个仿真工程：8位加法器
3.1 项目结构
我们先从一个简单的8位加法器开始，项目目录结构如下：
code复制adder_project/
├── rtl/
│ └── adder.v
└── sim/
├── Makefile
└── test_adder.py
3.2 RTL设计：adder.v
这是一个带有时钟和复位信号的8位加法器：
verilog复制module adder (
input wire clk,
input wire rst,
input wire [7:0] a,
input wire [7:0] b,
output reg [8:0] sum
);
always @(posedge clk) begin
if (rst)
sum <= 9'd0;
else
sum <= a + b;
end
endmodule
设计特点：
- 同步复位
- 输入a和b为8位无符号数
- 输出sum为9位，防止溢出
- 每个时钟上升沿计算a+b
3.3 测试平台：test_adder.py
cocotb测试脚本如下：
python复制import cocotb
from cocotb.clock import Clock
from cocotb.triggers import RisingEdge, Timer, ReadOnly, First
from cocotb.utils import get_sim_time
@cocotb.test()
async def test_adder(dut):
# 时钟生成
cocotb.start_soon(Clock(dut.clk, 10, unit="ns").start())
# 信号监视器
async def watch():
last = None
while True:
await First(
dut.rst.value_change,
dut.a.value_change,
dut.b.value_change,
dut.sum.value_change,