张昕宇梁红1. 项目概述
在芯片设计验证领域，DFT（Design for Testability）工程师经常需要处理各种测试模式（pattern）的生成与分析。最近我在使用ATPG工具生成stuck-at故障测试向量时，发现除了常见的basic pattern外，还出现了一种称为clock sequential pattern的特殊测试模式。这种模式在测试覆盖率提升方面展现出独特价值，但在实际应用中也存在一些需要特别注意的技术细节。
通过report_patterns命令输出的报告中，clock sequential pattern显示出三个显著特征：一是其类型标识为clock sequential而非basic；二是每个pattern包含2个时钟周期（cycles）；三是capture阶段的时钟序列由两个不同的OCC（On-Chip Clock）组成。这些特性引发了我们对这种测试模式的深入探究需求——它究竟在什么场景下被激活？相比常规模式有何优势？又会给时序分析带来哪些影响？
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2. clock sequential pattern工作机制解析
2.1 基本运行原理
clock sequential pattern本质上仍属于ATPG生成的测试向量，但其capture阶段的时钟行为与basic pattern有本质区别。常规basic pattern在capture阶段仅施加单个OCC脉冲，而clock sequential pattern则允许以下两种操作模式：
- 单时钟多脉冲模式：同一个OCC在capture阶段连续产生多个有效时钟边沿
- 多时钟序列模式：不同OCC按照特定顺序依次产生脉冲
这种机制的核心价值在于：当设计中存在non-scan flip-flop（非扫描触发器）时，通过多周期时钟激励可以使这些通常不可控的存储单元也能参与故障检测。具体实现路径为：
code复制non-scan DFF → 组合逻辑 → scan DFF
在多周期capture过程中，non-scan DFF的值会被时钟沿采样并传递到下游组合逻辑，最终被scan cell捕获，从而间接实现了对non-scan逻辑的测试覆盖。
2.2 典型应用场景
在实际芯片设计中，clock sequential pattern主要