1. 项目概述：基于FPGA的HDMI视频缩放系统
在视频处理领域，实时缩放是一个基础但关键的功能需求。传统方案通常依赖专用视频处理芯片或高性能CPU，但存在成本高、灵活性差的缺点。本项目采用纯Verilog在FPGA上实现的双线性插值视频缩放系统，通过易灵思Ti60F225芯片和DDR3内存控制器，构建了一个完整的HDMI输入-处理-输出链路。
这个系统的核心价值在于：
- 纯硬件实现：完全通过Verilog编写，不依赖软核处理器，时序可控性更好
- 全自主IP：除必要的DDR IP外，所有关键模块（包括双线性插值算法、FIFO、RAM控制器）均为自主开发
- 任意比例缩放：支持从1/8到8倍的动态缩放范围，适应不同显示需求
- 低延迟架构：从HDMI输入到输出延迟控制在3帧以内
2. 系统架构设计
2.1 整体数据流
系统采用典型的流水线架构，数据流向如下：
code复制HDMI输入 → TMDS解码 → 行缓冲 → 双线性插值 → DDR帧缓存 → 输出缩放 → TMDS编码 → HDMI输出
↑ ↑ ↑
时钟域同步 插值系数计算 输出时序控制
2.2 关键模块分工
- DDR控制器：采用AXI4总线接口，256bit位宽，突发长度8，理论带宽达到12.8GB/s（@200MHz）
- 视频缩放引擎：
- 输入预处理：3x3行缓冲，支持动态切换1080p/720p输入
- 插值计算单元：采用4级流水线设计，每个时钟周期可输出1个像素
- 系数ROM：存储预计算的256级插值权重
- 时钟管理：
- 主时钟：200MHz（DDR控制器）
- 视频时钟：148.5MHz（1080p60）或74.25MHz（720p60）
- 采用异步FIFO处理跨时钟域数据
3. 双线性插值实现细节
3.1 算法原理
双线性插值通过加权平均相邻四个像素的值来计算新像素：
code复制P(x,y) = (1-Δx)(1-Δy)P00 + Δx(1-Δy)P10
+ (1-Δx)ΔyP01 + ΔxΔyP11
其中Δx和Δy为子像素位置（0.0-1.0）
3.2 硬件优化实现
为提升计算效率，我们采用以下优化：
-
定点数处理：
- 坐标计算：12.8格式（12位整数+8位小数）
- 权重系数：无符号1.15格式（1位整数+15位小数）
-
并行计算架构：
verilog复制// 权重计算
wire [15:0] w00 = (16'h100 - dx) * (16'h100 - dy);
wire [15:0] w10 = dx * (16'h100 - dy);
wire [15:0] w01 = (16'h100 - dx) * dy;
wire [15:0] w11 = dx * dy;
// 加权求和
assign pixel_out = (p00 * w00 + p10 * w10
+ p01 * w01 + p11 * w11) >> 16;
- 流水线设计：
- Stage1：坐标计算
- Stage2：读取相邻像素
- Stage3：权重计算
- Stage4：加权求和
4. DDR控制器关键实现
4.1 内存管理策略
采用分时复用策略管理DDR内存：
- Bank0：存储原始帧（写操作优先）
- Bank1：存储处理后帧（读操作优先）
- 通过AXI ID区分读写通道（ID0=写，ID1=读）
4.2 性能优化技巧
- 突发传输配置：
verilog复制localparam BURST_LEN = 8; // 最大突发长度
assign awlen = (remain_len >= BURST_LEN) ? BURST_LEN-1 : remain_len-1;
-
读写仲裁策略：
- 优先保证写操作（避免输入帧丢失）
- 读操作采用预取机制（提前2行开始读取）
-
数据对齐处理：
verilog复制// 处理非对齐访问
generate
if(DATA_WIDTH == 256) begin
assign wr_data_aligned = {wr_data, wr_data} >> (8*offset);
end
endgenerate
5. HDMI接口实现要点
5.1 输入处理链
-
TMDS解码：
- 采用相位对齐技术解决skew问题
- 数据恢复时钟采用IDELAYE2动态调整
-
色彩空间转换：
- 支持YUV422→RGB888转换
- 内置3x3色彩校正矩阵
5.2 输出时序控制
动态生成视频时序参数：
verilog复制always @(posedge pclk) begin
if(hcount == h_total-1) begin
hcount <= 0;
if(vcount == v_total-1) vcount <= 0;
else vcount <= vcount + 1;
end else begin
hcount <= hcount + 1;
end
end
6. 实测性能数据
在Ti60F225芯片上实现的性能指标：
| 指标 | 1080p输入 | 720p输入 |
|---|---|---|
| 最大输入帧率 | 60fps | 120fps |
| 缩放延迟 | 2.8帧 | 1.5帧 |
| 功耗 | 2.1W | 1.7W |
| 资源占用 | ||
| - LUT | 42% | 38% |
| - BRAM | 65% | 55% |
| - DSP | 28% | 24% |
7. 移植与调试经验
7.1 跨平台移植要点
-
时钟管理：
- 重新约束各时钟域的时序关系
- 检查MMCM/PLL配置是否匹配目标器件
-
DDR接口适配：
- 调整PHY配置参数（ODT、驱动强度等）
- 重新校准读/写时序（CL、CWL等参数）
7.2 常见问题排查
-
图像撕裂问题：
- 检查DDR读写指针同步机制
- 增加帧缓冲的乒乓切换容限
-
色彩异常处理：
- 验证EDID读取是否正确
- 检查TMDS解码器的对齐状态
-
时序违例调试：
tcl复制# 在Vivado中添加时序例外
set_false_path -from [get_clocks vid_clk] -to [get_clocks ddr_clk]
8. 优化方向与扩展
8.1 算法优化
- 采用双立方插值提升画质
- 增加边缘增强后处理
- 支持HDR色调映射
8.2 架构改进
- 多级缓存减少DDR访问
- AXI4-Stream接口标准化
- 动态时钟缩放技术
在实际项目中，我们发现双线性插值的拐角处容易出现锯齿现象，后来通过增加一级2x2的可分离高斯滤波显著改善了视觉效果。这提醒我们，在硬件实现时不能简单照搬软件算法，必须考虑硬件特性做针对性优化。