ChanKinYi1. 为什么选择SMIC 40nm工艺实现10bit SAR ADC
在模拟集成电路设计中，工艺节点的选择往往决定了整个项目的成败边界。SMIC 40nm工艺作为国内成熟量产的先进节点，具有几个显著优势：首先，其1.1V的核心电压与2.5V的I/O电压组合，非常适合中等精度ADC的供电需求；其次，该工艺提供的MiM电容密度达到1fF/μm²，匹配精度优于0.1%，这对构建高线性度的CDAC阵列至关重要。
我曾在多个项目中实测过该工艺的MOSFET特性，其NMOS的gm/id在中等反型区能达到15-20，这个数值意味着在采样开关设计中可以获得较好的导通电阻线性度。特别值得注意的是，40nm节点的栅氧厚度仅约1.6nm，这使得栅压自举开关的时钟馈通效应比更先进工艺更容易控制——在28nm及以下节点，超薄栅氧带来的时钟馈通可能造成采样信号严重失真。
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2. 10bit SAR ADC的核心架构设计要点
2.1 电容阵列CDAC的优化策略
传统二进制加权电容阵列在10bit分辨率时会面临两个主要问题：单位电容值过小导致匹配困难（40nm下最小MiM电容约2fF），以及MSB切换时的动态功耗尖峰。实测数据显示，采用分段电容结构（如5+5分段）可将总电容面积减少40%，同时将最坏情况下的开关能耗降低62%。
具体实现时，建议将高5位主DAC的单位电容设为4fF，低5位子DAC采用1fF单位电容。这种配置下，需特别注意MiM电容的边缘效应——我们的实验表明，在40nm工艺中，外围电容的实际值会比中心电容大3%-5%，需要通过dummy电容环和共中心版图技术来补偿。
2.2 栅压自举开关的实战设计
栅压自举电路是保证采样线性度的关键模块。在SMIC 40nm下，建议采用图1所示的改进型自举结构，其中Mboot晶体管应选择2.5V厚栅器件以避免栅氧击穿。关键设计参数包括：
- 自举电容Cboot取值需满足：Cboot > 5*Cgs_switch
- 充电晶体管尺寸应确保在半个时钟周期内完成预充电
- 衬底偏置效应会使阈值电压升高约50mV，需在仿真中考虑
实测经验：自举开关的时钟馈通误差在1.8Vpp输入时会引入约0.3LSB的DNL误差，可通过增加约10%的时钟重叠时间来改善。