TinyRISC-V SPI外设设计与驱动开发实战

1. 项目概述：TinyRISC-V SPI外设模块设计

在RISC-V生态快速发展的当下，开源处理器核的周边设备开发成为许多嵌入式工程师的必修课。最近我在一个物联网网关项目中，需要为TinyRISC-V处理器扩展SPI外设接口来连接LoRa模组。这个看似基础的需求，实际开发时却遇到了时钟同步、DMA传输优化等一系列问题。本文将分享从寄存器映射设计到驱动开发的完整实现过程，特别适合正在学习RISC-V外设开发的工程师参考。

TinyRISC-V作为轻量级开源核，其最小系统通常只包含UART和GPIO等基础外设。当需要连接SPI Flash、无线模组或传感器时，自行实现SPI控制器就成为刚需。与商业IP核不同，开源核的外设开发需要从总线协议层开始构建，这对理解计算机体系结构底层机制非常有帮助。

2. 硬件架构设计

2.1 总线接口实现

SPI模块通过APB总线与TinyRISC-V内核连接。在Verilog中我们这样定义接口：

verilog复制module spi_apb (
    input wire          PCLK,
    input wire          PRESETn,
    input wire [31:0]   PADDR,
    input wire          PSEL,
    input wire          PENABLE,
    input wire          PWRITE,
    input wire [31:0]   PWDATA,
    output reg [31:0]   PRDATA,
    output wire         PREADY,
    // SPI物理接口
    output wire         SCLK,
    output wire         MOSI,
    input  wire         MISO,
    output wire         SS_n
);

关键设计要点：

1. 时钟域处理：APB总线时钟(PCLK)与SPI时钟(SCLK)需异步处理，在跨时钟域信号处插入双触发器同步器
2. 寄存器映射：设计6个32位寄存器控制SPI工作模式：
   • CTRL：控制寄存器（使能、CPOL/CPHA、主从模式）
   • CLKDIV：时钟分频系数
   • TXDATA：发送数据缓存
   • RXDATA：接收数据缓存
   • STATUS：状态寄存器（忙标志、传输完成中断）
   • SS_CTRL：片选控制寄存器

2.2 时钟生成逻辑

SPI时钟由APB时钟分频得到，通过CLKDIV寄存器配置分频系数：

verilog复制reg [15:0] clk_counter;
always @(posedge PCLK or negedge PRESETn) begin
    if (!PRESETn) begin
        clk_counter <= 0;
        SCLK <= CTRL[CPOL]; // 空闲状态
    end else if (enable && !busy) begin
        if (clk_counter == CLKDIV[15:0]) begin
            clk_counter <= 0;
            SCLK <= ~SCLK; // 翻转时钟
        end else begin
            clk_counter <= clk_counter + 1;
        end
    end
end

注意：CPOL(时钟极性)和CPHA(时钟相位)需要严格匹配从设备规格。例如，大多数SPI Fl