1. Verilog随机数生成器设计原理
在FPGA开发中，随机数生成器(RNG)是验证环境的重要组成部分。与软件中的随机数不同，硬件描述语言中的随机数生成需要考虑时序、资源占用和可综合性的特殊要求。
Verilog提供了两种主要的随机数生成方式：
$random系统函数：基于32位有符号整数生成伪随机序列$urandom系统函数：基于32位无符号整数生成更均匀分布的随机数
这两种方法都使用种子(seed)来控制随机序列。如果不指定种子，仿真器通常会使用默认种子，导致每次仿真产生相同的随机序列。这在测试中是不可取的，因此我们需要了解如何正确初始化随机种子。
重要提示：Verilog中的随机数实际上是伪随机数，其序列由算法和种子决定。在硬件实现时，真正的随机数需要依赖物理噪声源。
2. 基础随机数生成器实现
2.1 最简单的随机数生成模块
下面是一个基本的随机数生成器实现，它在每个时钟上升沿生成一个新的随机数：
verilog复制module basic_rng (
input wire clk,
output reg [31:0] random_num
);
always @(posedge clk) begin
random_num <= $random;
end
endmodule
这个模块有几个关键点需要注意：
- 使用
reg类型存储随机数，因为需要在always块中赋值 - 每个时钟周期更新一次随机数
- 输出是32位有符号整数的二进制补码形式
2.2 指定范围内的随机数生成
实际应用中，我们通常需要特定范围内的随机数。以下是生成0到N-1范围内随机数的正确方法：
verilog复制module range_rng #(
parameter MAX = 10
)(
input wire clk,
output reg [31:0] random_num
);
always @(posedge clk) begin
random_num <= $random % MAX;
end
endmodule
这里有几个常见陷阱需要避免：
- 直接使用取模运算