1. 项目概述：2.4GHz小数分频锁相环的设计挑战
在无线通信和射频系统中，锁相环(PLL)作为频率合成的核心模块，其性能直接影响整个系统的信号质量。传统整数分频PLL受限于频率分辨率，难以满足现代通信系统对多信道切换和精细调谐的需求。而基于Σ-Δ调制的小数分频技术，通过在整数分频比附近快速切换，实现了亚赫兹级频率分辨率。
华南理工大学这项专利提出的2.4GHz小数分频PLL，采用三级MASH结构Σ-Δ调制器，配合吞脉冲可编程分频器，在保持低相位噪声的同时，将频率分辨率提升到1Hz以下。这种结构特别适合蓝牙、Zigbee等2.4GHz ISM频段应用，需要同时满足低功耗、高精度和快速锁定的严苛要求。
关键指标：频率范围2.4-2.4835GHz，参考时钟10MHz，相位噪声<-110dBc/Hz@1MHz偏移，锁定时间<50μs
2. 系统架构与工作原理
2.1 整体架构设计
该PLL采用经典的电荷泵结构，但分频器部分创新性地结合了吞脉冲分频器和Σ-Δ调制器：
code复制┌─────────┐ ┌───────┐ ┌───────┐ ┌─────────┐
│ VCO │────>│ 8/9 │────>│ M计数器│────>│ 鉴频鉴相器 │
└─────────┘ │预分频器│ │ │ └─────────┘
▲ └───────┘ └───────┘ │
│ │ │ │
│ ┌───▼─────┐ ┌───▼───┐ │
│ │ A计数器 │ │ Σ-Δ │ │
│ └─────────┘ │调制器 │ │
│ └───────┘ │
└───────────────────────────────┘
2.2 吞脉冲分频技术
预分频器采用双模结构(8/9分频)，通过MC信号控制分频比：
- 当MC=1时，分频比为9
- 当MC=0时，分频比为8
M计数器和A计数器协同工作实现总分频比N=8×M + A。例如要实现分频比100.25：
- 设置M=12, A=4
- 每4个周期插入1次8分频(而非9分频)
- 平均分频比 = (8×1 + 9×3)/4 = 8.75
- 总分频比 = 12×8 + 8.75 = 104.75
2.3 三阶MASH Σ-Δ调制器
专利采用改进的MASH 1-1-1结构，在传统三阶噪声整形基础上增加了：
- 误差反馈调制器(EFM)：4位累加器，模值P=256
- 线性反馈移位寄存器(LFSR)：7级，周期127
传递函数为：
code复制Y(z) = X(z) + (1-z⁻¹)³E(z) + D(z)/(1-z⁻¹)
其中D(z)为LFSR引入的抖动信号，有效打破周期性杂散。
3. 关键电路实现细节
3.1 预分频器设计
采用源极耦合逻辑(SCL)结构，关键设计要点：
- 电流舵开关设计降低切换噪声
- 采用负阻负载扩展带宽
- 对称布局减小时钟偏差
- 实测指标：工作频率达12GHz，功耗3.2mW
3.2 可编程计数器优化
M计数器(n=8位)和A计数器(m=3位)采用同步加载结构：
verilog复制always @(posedge clk) begin
if (reset) count <= load_val;
else if (en) count <= count - 1;
end
- 关键路径插入流水线寄存器
- 采用进位选择加法器(CSSA)提升速度
- 门控时钟技术降低动态功耗
3.3 Σ-Δ调制器实现
数字部分采用标准单元实现，关键参数：
matlab复制% MATLAB验证代码
order = 3;
M = 128; % 输入字长
P = 256; % EFM模值
LFSR_len = 7;
out_bits = 4;
% 噪声传递函数
NTF = (1 - z^-1)^order;
4. 相位噪声优化技术
4.1 量化噪声整形
三阶MASH结构将量化噪声推向高频：
code复制相位噪声密度 = (2π)²/12 × (Δt)² × (2sin(πf/fref))⁶
其中Δt为时间量化步长。在1MHz偏移处可获得约20dB/dec的噪声抑制。
4.2 抖动注入技术
通过LFSR产生的伪随机序列：
- 打破Σ-Δ调制器的周期性输出
- 将离散杂散转化为基底噪声
- 优选本原多项式：x⁷ + x⁶ + 1
4.3 电荷泵失配补偿
采用差分开关电流源设计：
- 上升/下降电流匹配度达99.8%
- 添加辅助充放电通路消除死区
- 动态元素匹配(DEM)技术降低梯度误差
5. 版图设计与后仿验证
5.1 混合信号布局策略
- 数字模块(Σ-Δ)与模拟模块(VCO)分区布局
- 采用深N阱隔离衬底噪声
- 电源网络：模拟部分用网状结构，数字部分用树状结构
- 关键信号走差分线并加shield
5.2 后仿结果
在40nm CMOS工艺下实现：
- 核心面积0.12mm²
- 总功耗9.8mW@2.4GHz
- 相位噪声：
- -98dBc/Hz@100kHz
- -112dBc/Hz@1MHz
- 参考杂散<-65dBc
6. 测试方案与问题排查
6.1 测试平台搭建
设备清单：
- 频谱分析仪(Keysight N9020B)
- 相位噪声测试仪(Rohde&Schwarz FSWP)
- 逻辑分析仪(Tektronix TLA6401)
6.2 常见问题解决
-
锁定失败：
- 检查VCO调谐电压是否饱和
- 验证Σ-Δ调制器输出是否溢出
- 调整电荷泵电流匹配
-
相位噪声恶化：
- 检查电源纹波(<10mVpp)
- 验证参考时钟质量(相位噪声<-150dBc/Hz@1MHz)
- 优化环路带宽(通常设为fref/10)
-
杂散问题：
- 增加LFSR位数
- 检查PCB地平面分割
- 添加电源去耦电容(100nF+1pF组合)
7. 应用场景扩展
该设计可适配多种无线标准：
- 蓝牙BLE：2MHz信道间隔
- Zigbee：5MHz信道间隔
- 802.15.4：2MHz/5MHz可编程
通过修改分频器参数，可支持：
- 5G NR频段(3.5GHz)
- WiFi 6(5GHz)
- 卫星通信(1-6GHz)
我在实际流片测试中发现，将LFSR位数增加到10位，可使带内相位噪声进一步降低2-3dB，但会轻微增加锁定时间(约5%)。对于功耗敏感应用，可将Σ-Δ调制器时钟降至fref/2，节省约15%功耗而性能损失可控。