FPGA序列检测：原理、实现与Verilog代码详解

1. 序列检测基础概念与应用场景

序列检测是数字电路设计中一个经典问题，也是FPGA工程师面试中的高频考点。简单来说，序列检测就是从连续的输入数据流中识别出特定的比特模式。这种技术在通信协议解析、数据包识别、数字信号处理等领域有着广泛应用。

以常见的UART通信为例，接收端需要从连续的串行数据中检测起始位（通常为低电平）和停止位（高电平），这就是最简单的序列检测应用。更复杂的应用场景包括：

• 以太网帧前导码检测（7个0x55+1个0xD5）
• USB协议中的SYNC模式检测
• 无线通信中的训练序列识别

在FPGA实现中，序列检测主要有两种实现方式：

1. 移位寄存器+比较器方案：适合固定长度的简单序列
2. 状态机方案：适合复杂序列或有特殊要求的检测

2. 输入序列连续的序列检测实现

2.1 基本实现原理

连续序列检测是最基础的形式，要求检测输入信号中是否出现连续的特定比特模式。以检测"01110001"为例，其Verilog实现核心在于：

• 使用8位移位寄存器缓存最近的8个输入比特
• 每个时钟周期将新输入移入寄存器
• 比较寄存器当前值与目标序列

verilog复制`timescale 1ns/1ns
module sequence_detect(
    input clk,
    input rst_n,
    input a,
    output reg match
    );
    reg [7:0] a_temp;
    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin 
            match <= 1'b0;
        end else if(a_temp==8'b0111_0001) begin
            match <= 1'b1;
        end else begin
            match <= 1'b0;
        end
    end
    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
           a_temp <= 8'd0;
        end else begin
            a_temp <= {a_temp[6:0],a}; // 先收高位
        end
    end
endmodule

2.2 关键设计细节

1. 移位方向：代码中采用{a_temp[6:0],a}实现的是高位先入的移位方式。这与常见的小端存储方式一致，即最早输入的比特会出现在寄存器的最高位。

2. 时序特性：

   • 检测到匹配时，match信号会在下一个时钟周期拉高
   • 匹配只持续一个时钟周期
   • 复位时所有寄存器清零

3. 参数化设计：实际工程中，建议将序列长度和模式作为参数，提高模块复用性：

verilog复制parameter SEQ_LEN = 8;
parameter [SEQ_LEN-1:0] TARGET_SEQ = 8'b0111_0001;

注意：在高速设计中，这种纯组合逻辑的比较可能成为时序瓶颈。当序列较长时（如32位以上），建议采用流水线设计或状态机实现。

3. 不重叠序列检测实现

3.1 设计需求分析

不重叠序列检测要求在固定的数据窗口内进行检测，每组数据独立判断，不跨组检测。以6位序列"011100"为例：

• 每6个时钟周期为一组检测窗口
• 每组开始时从第一个比特开始检测
• 如果前几位不匹配，直接放弃当前组，等待下一组

这种检测方式常见于分帧传输系统，如HDLC协议中的帧标志检测。

3.2 Verilog实现详解

verilog复制`timescale 1ns/1ns
module sequence_detect(
    input clk,
    input rst_n,
    input data,
    output reg match,
    output reg not_match
    );
    reg [5:0] data_temp;
    reg [2:0] data_cnt;
    
    // 6位计数器
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin 
            data_cnt <= 3'd0;
        end