FPGA状态机设计：Moore与Mealy的工程实践对比

1. 状态机设计基础：Moore与Mealy的本质区别

在FPGA开发中，状态机（Finite State Machine, FSM）是最核心的设计范式之一。Moore和Mealy作为两种基本状态机模型，其差异远不止教科书上的简单定义。实际工程中，这两种模型的选择会直接影响代码结构、时序收敛和系统性能。

Moore状态机的输出仅与当前状态有关，这种特性使其行为更易预测。典型的Moore实现如下：

verilog复制always @(posedge clk) begin
    case(current_state)
        S0: out <= 1'b0;
        S1: out <= 1'b1;
        // 其他状态...
    endcase
end

而Mealy状态机的输出则同时取决于当前状态和输入信号，这使得它的响应更敏捷：

verilog复制always @(*) begin
    case(current_state)
        S0: out = (input_a) ? 1'b1 : 1'b0;
        S1: out = (input_b) ? 1'b0 : 1'b1;
        // 其他状态...
    endcase
end

从硬件实现角度看，Moore的输出需要等到时钟边沿才会更新，而Mealy的输出在输入变化后立即改变（组合逻辑延迟内）。这种差异在高速接口设计中尤为关键——比如当实现UART接收器时，Mealy模型可以更快地响应起始位检测。

2. FPGA开发者偏爱Mealy的五大现实考量

2.1 响应速度优势

在FPGA时序紧张的场景中，Mealy的即时响应特性可以节省至少一个时钟周期的延迟。例如在以太网MAC控制器设计中，CRC校验结果需要尽快反馈给发送逻辑，采用Mealy结构可将关键路径缩短15-20%。

2.2 资源利用率优化

Xilinx 7系列FPGA的实测数据显示：相同功能的FSM，Mealy实现比Moore平均节省12%的LUT资源。这是因为Moore需要额外的状态编码来表示输出变化，而Mealy直接通过输入条件控制输出。

2.3 代码简洁性

工业级项目中，Mealy状态机通常比Moore减少30-