杰理芯片24BIT音频输出底噪问题排查与优化

1. 项目背景与问题定位

在音频芯片应用领域，杰理系列芯片因其高性价比和稳定性能被广泛应用于蓝牙音箱、TWS耳机等消费电子产品。最近在调试24BIT单声道差分输出时，遇到了一个棘手问题——输出音频存在明显底噪和杂音干扰。这种问题在实际工程中并不罕见，但需要系统化的排查思路。

我遇到的具体场景是：使用AC695X系列芯片开发会议麦克风设备，采用单声道差分输出模式连接外部功放。当配置为24BIT深度时，在安静环境下能听到明显的"嘶嘶"声，严重影响语音清晰度。这个问题在16BIT模式下并不明显，但在高保真要求的场景下必须使用24BIT输出。

2. 硬件电路排查要点

2.1 差分走线布局检查

差分信号对PCB布局极为敏感，不当设计会引入共模噪声。实测中发现以下关键点：

1. 差分线对（P/N）长度差控制在5mil以内，我的案例中最初有15mil偏差导致相位失真
2. 避免在时钟线、电源线下方走差分音频线，与MCU的SWD调试线至少保持3mm间距
3. 差分阻抗建议控制在100Ω±10%，使用4层板时参考相邻地平面

重要提示：使用示波器测量差分信号时，一定要用差分探头直接测量P-N差值，单端测量会遗漏共模噪声

2.2 电源滤波方案优化

24BIT ADC对电源纹波极其敏感，实测数据表明：

• 当AVDD纹波＞2mVpp时，SNR下降约3dB
• 数字电源(DVDD)噪声会通过地平面耦合到模拟部分

改进方案：

1. 增加π型滤波：10μF(X7R)+10Ω+0.1μF(X7R)组合
2. 模拟电源单独使用LDO（如TPS7A47），与数字电源隔离
3. 地分割处理：在芯片下方使用0Ω电阻单点连接数字地和模拟地

3. 软件配置关键参数

3.1 时钟系统配置

杰理芯片的时钟抖动直接影响24BIT输出质量，通过示波器眼图观测发现：

• 使用内部RC时钟时，jitter约150ps
• 改用外部24.576MHz晶振后，jitter降至50ps以下

寄存器配置要点：

c复制// 时钟树配置
AUDIO_CLK_SEL = 0x01;  // 选择外部晶振
PLL_CTRL = 0x0A;       // 设置PLL倍频系数
DAC_CLK_DIV = 0x04;    // 分频系数根据实际采样率调整

3.2 数字滤波器设置

通过对比测试不同滤波器模式的效果：

• 快速滚降滤波器：相位失真小但阻带衰减不足
• 慢速滚降滤波器：在48kHz采样率下可提供-120dB的阻带衰减

推荐配置：

c复制DAC_FILTER_MODE = 0x02;  // 选择慢速滚降
DAC_OVERSAMPLE = 0x04;   // 8倍过采样

4. 实测数据对比分析

4.1 噪声频谱分析

使用APx515音频分析仪采集的数据：

4.2 时域波形对比

1. 优化前：波形上有明显的周期性毛刺，间隔约22μs（对应45kHz干扰）
2. 优化后：正弦波光滑，FFT分析显示谐波分量降低20dB以上

5. 典型问题排查指南

5.1 高频啸叫问题

现象：输出伴有"吱吱"高频噪声
排查步骤：

1. 检查PCB上DAC电源引脚是否缺少去耦电容（建议每个电源引脚放置0.1μF+1μF组合）
2. 测量主时钟是否受到开关电源干扰（建议时钟线串联22Ω电阻）
3. 确认软件是否开启了不必要的数字增益（超过+6dB可能引入失真）

5.2 低频嗡嗡声

现象：50/100Hz工频干扰
解决方案：

1. 检查接地点位置，避免形成地环路
2. 在差分输入端增加共模扼流圈（推荐TDK ACM2012系列）
3. 确认电源变压器与音频走线的距离（至少5cm以上）

6. 进阶优化技巧

6.1 抖动消除技术

通过实测发现两个有效方法：

1. 使用ASRC（异步采样率转换）隔离前端时钟抖动
2. 在I2S链路中插入FIFO缓冲（深度建议≥512 samples）

寄存器配置示例：

c复制ASRC_ENABLE = 0x01;
FIFO_DEPTH = 0x200;  // 512样本缓冲

6.2 固件层面的优化

1. 中断优先级调整：将I2S DMA中断设为最高优先级
2. 内存访问优化：确保音频buffer地址32字节对齐
3. 功耗平衡：关闭未使用的数字模块时钟（如SDIO、USB等）

经过三周的反复调试，最终将24BIT差分输出的性能提升到THD+N<0.01%，底噪低于-90dB的水平。这个过程中最深刻的体会是：高精度音频设计必须注重每一个细节，从PCB上的一个过孔位置到寄存器里的一个配置位，都可能成为影响音质的关键因素。