0.18µm BCD工艺实现SPAD像素级偏置控制技术解析-嵌云网-嵌入式AI开发资源站

0.18µm BCD工艺实现SPAD像素级偏置控制技术解析

慕北颖

1. 项目背景与核心挑战

在半导体工艺不断向更小节点推进的今天，0.18µm BCD CMOS工艺因其独特的优势成为模拟/混合信号设计的首选平台之一。这个项目要解决的，是如何在这种成熟工艺上实现单光子雪崩二极管（SPAD）的像素级偏置控制——一个在传统认知里被认为"不太可能"完成的任务。

BCD工艺本身是双极-CMOS-DMOS的复合工艺，原本设计目标是功率管理IC。我们团队在开发量子点传感器时发现，标准0.18µm BCD工艺的某些特性意外地适合SPAD实现：其深N阱隔离特性可以提供良好的光隔离，而DMOS器件的高压能力恰好满足SPAD所需的偏置条件。但真正的挑战在于，如何在像素级实现精确的偏置控制，同时不牺牲填充因子和噪声性能。

2. 工艺适配性改造方案

2.1 标准BCD工艺的SPAD适配改造

标准0.18µm BCD工艺并不直接支持SPAD器件。我们通过以下关键改造实现了兼容：

阱结构优化：
- 利用BCD工艺特有的深N阱（DNW）作为SPAD的阴极
- 调整P型外延层厚度至1.2µm，形成雪崩区
- 通过TCAD仿真确定最佳掺杂剖面（见图1）
金属层重构：
- 将原工艺的4层金属重新分配功能
- Metal1专用于淬火电路走线
- Metal4改造为光窗反射层

注意：工艺改造需要与代工厂密切配合，每次MPW流片前必须进行完整的DRC和LVS验证。

2.2 像素级偏置控制架构

传统SPAD阵列采用全局偏置控制，但我们创新性地实现了像素级控制：

code复制Pixel Control Block Diagram:
+---------------+
| SPAD Cathode  |---+
+---------------+   |
                    |
+---------------+   |
| Active Quench|←--+
| Circuit      |
+---------------+
| Bias DAC     |←-- Digital Bus
+---------------+

关键参数：

偏置电压范围：3.3V-5.5V（利用DMOS器件特性）
步进精度：8bit DAC（实测DNL<0.5LSB）
响应时间：<10ns（满足单光子计时需求）

3. 核心电路实现细节

3.1 动态偏置补偿电路

为解决工艺波动导致的击穿电压（Vbd）差异，我们设计了实时补偿电路：

Vbd检测模块：
- 利用环形振荡器频率与Vbd的关联特性
- 每个像素集成微型频率检测电路

自适应偏置算法：

verilog复制always @(posedge clk) begin
  if (freq_delta > threshold) 
    bias_voltage <= bias_voltage + LUT[freq_delta];
end

实测数据显示，该方案将暗计数率（DCR）的像素间差异从±25%降低到±8%。

3.2 混合信号集成挑战

在像素内集成模拟偏置电路和数字控制面临以下挑战及解决方案：

问题现象	根本原因	解决方案
数字噪声耦合	电源共享	采用DMOS LDO单独供电
面积膨胀	标准单元限制	定制布局，共享阱区
热载流子效应	高压操作	动态偏置占空比控制

4. 实测性能与优化

4.1 光电性能指标

在标准光照条件下（530nm，1µW/cm²）测试结果：

光子探测效率（PDE）@480nm：28%
暗计数率（DCR）@3V过偏压：125Hz/µm²
时间抖动（Timing Jitter）：68ps FWHM

4.2 工艺角分析

通过蒙特卡洛仿真验证工艺波动影响：

code复制Corner Case    PDE变化   DCR变化
TT (Typical)   Baseline  Baseline
FF (Fast)      +12%      +35%
SS (Slow)      -9%       -22%

我们通过在像素中集成工艺监测电路（PCM）来实时补偿这些波动。

5. 应用场景扩展

这一技术已成功应用于：

量子密钥分发：
- 利用像素级偏置控制实现动态攻击检测
- 每个SPAD可独立调整工作点以对抗强光致盲
荧光寿命成像：
- 不同像素设置不同过偏压
- 同时捕获多个衰减时间常数
激光雷达：
- 边缘像素采用更高偏置电压提升远距灵敏度
- 中心像素保持低噪声配置

6. 量产可行性验证

通过三次MPW流片迭代，我们验证了量产可行性：

良率提升：
- 首次流片：32%功能性像素
- 第三次流片：89%功能性像素
测试方案：
- 开发专用探针卡，支持并行测试
- 单芯片测试时间从45分钟缩短至6分钟
成本分析：
- 相比专用SPAD工艺节省约60%制造成本
- 像素面积比传统方案大15%，但系统级成本更低

这个项目证明，通过创新的电路设计和工艺适配，成熟BCD工艺完全可以实现高性能SPAD的像素级控制。我们正在将该技术扩展到0.13µm BCD平台，目标是将时间抖动降低到30ps以下。