1. 项目概述：FPGA实现SDI视频解码与PCIE传输系统
在广电级视频处理领域，SDI（Serial Digital Interface）作为专业视频传输标准，其低延迟、高可靠性的特性使其成为演播室、转播车等场景的首选接口。而将SDI视频流实时传输到主机端进行后期处理，则需要解决高速串行信号解码与跨平台传输两大技术难题。本项目采用Xilinx Artix-7系列FPGA作为硬件平台，通过GS2971解码芯片实现3G-SDI信号接收，利用PCIE 2.0 x4接口实现视频数据的上传，最终在主机端通过QT开发的可视化界面完成视频显示与控制。
硬件选型要点：Artix-7系列FPGA在成本与性能间取得平衡，其内置的GTP/GTX收发器可直接对接SDI信号，而PCIE硬核则提供稳定的DMA传输通道。GS2971作为广播级解码芯片支持SMPTE 424M标准，最高可处理1080p60视频流。
2. 系统架构设计解析
2.1 硬件子系统组成
系统硬件架构包含三个关键模块：
- 前端接口模块：GS2971芯片完成SDI信号时钟恢复与串并转换，输出并行BT.1120格式数据（20位YUV422）
- FPGA处理模块：
- 时钟域交叉处理（CDC）单元解决GS2971输出时钟（148.5MHz）与系统时钟异步问题
- 双端口BRAM构建帧缓存区（1920x1080@32bpp需8MB存储）
- AXI4-to-PCIE桥接器实现DMA传输协议转换
- PCIE接口模块：采用Xilinx 7 Series Integrated Block for PCI Express硬核，配置为Endpoint模式
verilog复制// PCIE DMA控制器关键寄存器定义
typedef struct packed {
logic [31:0] src_addr; // 源地址（FPGA端DDR地址）
logic [31:0] dst_addr; // 目的地址（主机内存地址）
logic [23:0] transfer_size; // 传输字节数
logic start; // 传输启动标志
logic done; // 传输完成标志
} pcie_dma_regs;
2.2 软件栈设计
主机端软件采用分层架构：
- 驱动层：基于Linux内核的PCIE驱动（XDMA开源方案）
- 中间件：通过mmap实现用户空间内存映射，减少数据拷贝开销
- 应用层：QT5开发的GUI程序，包含以下功能组件：
- OpenGL加速的视频渲染窗口
- 视频参数监测面板（误码率、帧率等）
- DMA传输状态指示灯
3. 核心实现细节剖析
3.1 SDI解码时钟同步方案
GS2971输出的视频时钟（148.5MHz）与FPGA系统时钟（125MHz）存在频率差，采用异步FIFO实现时钟域隔离。关键参数计算：
- FIFO深度 ≥ (写时钟周期 - 读时钟周期) × 写速率 × 安全系数
= (1/148.5M - 1/125M) × 148.5M × 2 ≈ 32
实际配置为64深度，通过XPM_FIFO_ASYNC实现：
verilog复制xpm_fifo_async #(
.FIFO_WRITE_DEPTH(64),
.WRITE_DATA_WIDTH(20),
.READ_DATA_WIDTH(32), // 转换为32位总线
.PROG_FULL_THRESH(48) // 提前预警阈值
) sdi_fifo_inst (
.wr_clk(video_clk),
.rd_clk(sys_clk),
.din({Y, CbCr}),
.dout(yuv422_data)
);
3.2 PCIE DMA传输优化
为满足1080p60视频流（约3.2Gbps）的实时传输需求，采取以下优化措施：
-
TLP包大小配置：
- 最大Payload Size设为256字节（PCIE Spec限制）
- 启用Read Completion Boundary(RCB) = 64字节对齐
- 启用Extended Tag字段支持32个未完成请求
-
内存管理策略：
- 主机端分配连续物理内存（通过CMA或大页内存）
- FPGA端采用Scatter-Gather DMA描述符链
- 预分配8个DMA缓冲区（每个存1帧数据）形成环形队列
c复制// 主机端内存分配示例（Linux环境）
#define BUF_SIZE (1920*1080*4)
void* dma_buf = mmap(NULL, BUF_SIZE*8,
PROT_READ|PROT_WRITE,
MAP_SHARED|MAP_ANONYMOUS|MAP_LOCKED,
-1, 0);
4. 工程实现中的典型问题与解决方案
4.1 SDI信号锁相不稳定
现象：GS2971偶尔丢失视频锁定，STATUS寄存器报CRC错误
排查过程：
- 用Tektronix SDI分析仪确认输入信号质量（眼图张开度>80%）
- 检查PCB设计：
- SDI差分对阻抗未严格控制在100Ω±10%
- 解码芯片电源滤波不足（仅0.1μF陶瓷电容）
解决方案：
- 添加π型滤波电路（10μF钽电容 + 0.1μF陶瓷电容）
- 在GS2971的SDI输入端串联100Ω端接电阻
- 修改FPGA的IDELAYE2参数，调整数据采样点
4.2 PCIE传输带宽不足
实测数据：DMA实际吞吐仅1.2Gbps（理论值应达2Gbps）
瓶颈分析：
-
使用PCIe协议分析仪捕获TLP包：
- 大量Disconnect报文（约30%带宽浪费）
- Max_Payload_Size配置为128字节（未用满256字节）
-
Linux内核参数：
/sys/module/pcie_aspm/parameters/policy默认为powersave- IOMMU启用导致额外延迟
优化措施：
bash复制# 禁用ASPM节能模式
echo performance > /sys/module/pcie_aspm/parameters/policy
# 增大PCIE最大读取请求大小
setpci -v -d 10ee: 68.w=2F00
5. QT视频显示性能优化技巧
5.1 零拷贝渲染架构
传统视频显示流程存在的多次内存拷贝问题：
code复制FPGA → 内核DMA缓冲区 → 用户空间缓冲区 → QT图像对象 → GPU显存
优化后的直接渲染路径：
- 使用QOpenGLWidget替代QLabel显示
- 通过EGLImage直接绑定DMA缓冲区：
cpp复制// 创建GL纹理来自DMA缓冲
glGenTextures(1, &texY);
glBindTexture(GL_TEXTURE_2D, texY);
glTexImage2D(GL_TEXTURE_2D, 0, GL_R8, width, height, 0,
GL_RED, GL_UNSIGNED_BYTE, dma_buf);
// 着色器中进行YUV转换
const char* vshader =
"attribute vec4 vertexIn;\n"
"varying vec2 texCoord;\n"
"void main() {\n"
" gl_Position = vertexIn;\n"
" texCoord = (vertexIn.xy + vec2(1.0))/2.0;\n"
"}";
5.2 帧率同步控制
为避免QT事件循环导致的帧率波动，采用双重缓冲+垂直同步机制：
- 创建两个OpenGL PBuffers交替渲染
- 通过QTimer精确控制渲染间隔（16.67ms@60fps）
- 启用VSync防止画面撕裂：
cpp复制QSurfaceFormat format;
format.setSwapInterval(1); // 启用垂直同步
QSurfaceFormat::setDefaultFormat(format);
6. 工程源码结构说明
提供的FPGA工程采用Vivado 2019.1开发，主要目录结构如下：
code复制/sdi_pcie
├── constraints
│ ├── xdc_pcie.xdc # PCIE时钟约束
│ └── xdc_sdi.xdc # SDI输入延迟约束
├── ip_repo
│ ├── axi_pcie_dma # 自定义DMA控制器
│ └── sdi_decoder_wrap # GS2971控制IP
├── src
│ ├── verilog
│ │ ├── top.v # 顶层模块
│ │ └── cdc_sync.v # 跨时钟域同步
│ └── tcl
│ └── gen_bit.tcl # 比特流生成脚本
└── sdk
├── fsbl # 启动引导程序
└── dma_test # DMA测试程序
主机端QT程序基于Qt5.12开发，关键类说明：
VideoReceiver：PCIE DMA数据接收线程GLDisplayWidget：OpenGL渲染窗口StatMonitor：视频参数监测面板
在调试过程中发现，当同时启用SDI解码与PCIE DMA传输时，FPGA的功耗会显著上升（约增加3W）。建议在布局布线阶段特别注意电源网络的分布：
- 为PCIE硬核单独配置1.0V电源平面
- SDI接收端增加磁珠隔离（如BLM18PG121SN1）
- 在Vivado中启用Power Opt Design策略