FPGA实现HDMI多分辨率切换的Verilog设计与实践

1. 项目概述

这个基于DE10-Nano开发板的HDMI彩条显示案例，展示了如何通过FPGA实现可切换分辨率的视频输出系统。作为FPGA视频处理领域的经典入门项目，它不仅涵盖了基础的视频时序生成，还涉及PLL动态配置、分辨率切换控制等进阶内容。

我在实际项目中发现，很多初学者在实现HDMI输出时容易陷入两个极端：要么只做固定分辨率的简单输出，要么直接使用现成的IP核而跳过底层原理。这个案例正好填补了中间地带 - 通过纯Verilog实现核心功能，同时保持架构的灵活性。

2. 硬件架构解析

2.1 DE10-Nano平台特性

DE10-Nano开发板搭载Cyclone V SE 5CSEBA6U23I7 FPGA芯片，其视频输出系统的关键组件包括：

• HDMI TX芯片：ADV7513（支持最高165MHz像素时钟）
• 视频时钟架构：两路PLL（PLL1负责系统时钟，PLL2专用于视频时钟生成）
• 存储器接口：1GB DDR3 SDRAM（可用于帧缓冲）

特别注意：ADV7513需要I2C配置才能正常工作，上电后必须通过FPGA加载其寄存器配置。

2.2 视频流水线设计

我们的彩条生成器采用最小化架构：

code复制[PLL控制器] → [时序生成器] → [彩条图案生成] → [HDMI编码器]
       ↑              ↑
[分辨率配置寄存器]   [时序参数表]

这种设计实现了逻辑资源占用（仅约800LE）与功能灵活性的平衡。实测在DE10-Nano上运行时，整个视频流水线的功耗不足2W。

3. 核心模块实现

3.1 动态PLL控制器

Cyclone V的PLL重配置需要特殊处理流程：

verilog复制// PLL重配置状态机示例
always @(posedge clk) begin
    case(pll_state)
        IDLE: if (reconfig_req) begin
            pll_scanclk <= 1;
            pll_state <= WAIT_LOCK;
        end
        WAIT_LOCK: if (pll_locked) begin