1. 项目概述：为什么要用FPGA手写CPU？
十年前我第一次接触FPGA时，就被它"硬件可编程"的特性深深吸引。当时在实验室用Verilog写了个简单的状态机，看着LED灯按照我的代码逻辑闪烁，那种"用代码塑造硬件"的震撼感至今难忘。这次我们要做的，就是在FPGA上从零开始构建一个真正的CPU核心。
1.1 FPGA的独特优势
相比ASIC（专用集成电路），FPGA（现场可编程门阵列）最大的特点就是可重复编程。想象你有一块电子积木，可以通过改写代码随时改变它的内部结构——这就是FPGA的魅力。对于CPU设计来说，这意味着：
- 快速迭代：修改指令集架构后，半小时内就能完成综合与测试
- 低成本验证：无需流片（芯片生产）就能验证设计，成本降低99%以上
- 实时调试：可以插入逻辑分析仪核心，实时观测内部信号
注意：Xilinx和Altera（现Intel PSG）是FPGA两大主流厂商，本系列以Xilinx Artix-7系列为例，但原理通用
1.2 CPU设计的基本要素
一个最简单的CPU需要三大部件：
- 算术逻辑单元(ALU)：执行加减乘除等运算
- 寄存器文件：快速存取临时数据
- 控制单元：解码指令并协调各部件工作
我们的目标是在第一篇文章中实现一个能运行基础算术指令的CPU核心。虽然性能比不上商业CPU，但理解这些底层原理后，你会真正明白计算机是如何"思考"的。
2. 开发环境搭建
2.1 硬件选型建议
对于初学者，我推荐以下性价比组合：
| 设备 | 型号 | 参考价格 | 备注 |
|---|---|---|---|
| FPGA开发板 | Digilent Basys3 | ¥1500 | Artix-7 XC7A35T |
| 下载器 | 官方USB-JTAG | ¥300 | 兼容山寨版 |
| 配件 | 杜邦线若干 | ¥20 | 用于扩展IO |
实操心得：淘宝上的山寨下载器虽然便宜，但经常出现驱动问题。建议新手先用正版，稳定后再考虑替代方案
2.2 软件工具链安装
Xilinx Vivado是必备的开发环境，安装时注意：
bash复制# 下载地址（需要注册Xilinx账号）：
https://www.xilinx.com/support/download.html
# 安装选项：
- 勾选Vivado HLx版本
- 选择安装WebPACK License（免费）
- 添加器件支持：Artix-7系列
安装完成后，建议运行一个LED闪烁的示例工程，验证环境是否正常。这个"Hello World"级别的测试能避免后续很多基础问题。
3. CPU核心架构设计
3.1 指令集定义
我们先设计一个极简的RISC风格指令集：
| 指令类型 | 示例 | 二进制编码 | 功能 |
|---|---|---|---|
| 算术运算 | ADD r1,r2,r3 | 00000010 00100011 | r1 = r2 + r3 |
| 立即数运算 | ADDI r1,r2,5 | 00010010 00100101 | r1 = r2 + 5 |
| 数据传送 | MOV r1,r2 | 00100010 00100000 | r1 = r2 |
| 跳转 | JMP 0x100 | 01000000 00010000 | PC = 0x100 |
3.2 流水线设计
现代CPU普遍采用流水线技术，但我们的初版设计先采用最简单的单周期架构：
- 取指阶段：从指令存储器读取指令
- 译码阶段：解析指令并读取寄存器
- 执行阶段：ALU进行运算
- 写回阶段：结果写回寄存器
Verilog代码框架示例：
verilog复制module simple_cpu(
input clk,
input reset
);
// 寄存器文件
reg [31:0] reg_file [0:15];
// 指令寄存器
reg [31:0] instr_reg;
always @(posedge clk) begin
if(reset) begin
// 复位逻辑
end else begin
// 取指
instr_reg <= imem[pc];
// 译码
opcode = instr_reg[31:28];
src1 = instr_reg[27:24];
// ...其他译码逻辑
// 执行
case(opcode)
4'b0000: alu_out = reg_file[src1] + reg_file[src2];
// ...其他操作
endcase
// 写回
reg_file[dst] <= alu_out;
end
end
endmodule
4. 关键模块实现细节
4.1 ALU设计要点
算术逻辑单元是CPU的"大脑"，我们的初版实现支持以下功能：
verilog复制module alu(
input [3:0] opcode,
input [31:0] operand1,
input [31:0] operand2,
output reg [31:0] result
);
always @(*) begin
case(opcode)
4'b0000: result = operand1 + operand2; // ADD
4'b0001: result = operand1 - operand2; // SUB
4'b0010: result = operand1 & operand2; // AND
// ...其他操作
default: result = 32'h0;
endcase
end
endmodule
避坑指南：组合逻辑电路要小心产生锁存器。所有case分支必须完整覆盖，或者添加default语句
4.2 寄存器文件实现
寄存器文件相当于CPU的"短期记忆"，采用同步写、异步读设计：
verilog复制module reg_file(
input clk,
input [3:0] rd_addr1,
input [3:0] rd_addr2,
output [31:0] rd_data1,
output [31:0] rd_data2,
input [3:0] wr_addr,
input [31:0] wr_data,
input wr_en
);
reg [31:0] mem [0:15];
// 异步读
assign rd_data1 = mem[rd_addr1];
assign rd_data2 = mem[rd_addr2];
// 同步写
always @(posedge clk) begin
if(wr_en) mem[wr_addr] <= wr_data;
end
endmodule
5. 功能验证与调试
5.1 测试程序设计
编写一个简单的汇编测试程序验证CPU功能：
code复制MOV r1, 5 # r1 = 5
MOV r2, 3 # r2 = 3
ADD r3, r1, r2 # r3 = r1 + r2 (应该得到8)
SUB r4, r1, r2 # r4 = r1 - r2 (应该得到2)
将程序转换为二进制码并存储在指令存储器中。
5.2 调试技巧
Vivado中常用的调试手段：
-
ILA（集成逻辑分析仪）：
- 可实时捕获内部信号波形
- 设置触发条件捕捉异常状态
-
VIO（虚拟IO）：
- 动态修改寄存器值
- 实时读取信号状态
-
仿真验证：
- 编写Testbench模拟时钟和输入
- 示例Testbench结构：
verilog复制module tb_cpu();
reg clk = 0;
reg reset = 1;
// 实例化CPU
simple_cpu uut(.clk(clk), .reset(reset));
// 生成时钟
always #5 clk = ~clk;
initial begin
#20 reset = 0; // 释放复位
#1000 $finish; // 结束仿真
end
endmodule
6. 性能优化方向
虽然我们的初版设计很简单，但已经可以在此基础上进行扩展：
- 流水线化：将单周期改为5级流水线（取指、译码、执行、访存、写回）
- 缓存添加：实现指令缓存和数据缓存
- 分支预测：简单静态预测（总是预测不跳转）
- 指令集扩展：添加乘除法指令
我在实际项目中发现，当主频提升到100MHz以上时，关键路径（Critical Path）的优化就成为瓶颈。这时需要：
- 使用流水线寄存器分割组合逻辑
- 平衡各级流水线的工作量
- 对ALU进行超前进位优化
这个CPU项目最让我着迷的地方在于，你能亲眼看到每一行代码如何转化为实际的硬件电路。当第一次看到自己设计的CPU成功执行程序时，那种成就感是纯软件开发无法比拟的。下一篇文章我们将深入探讨流水线设计和性能优化技巧。