1. 项目背景与核心价值
在模拟IC设计领域，电源管理模块的稳定性直接决定了整个芯片系统的可靠性。LDO（低压差线性稳压器）作为电源管理单元的关键部件，其基准电压源的精度和温度稳定性更是设计中的重中之重。这次我们要探讨的是基于TSMC 180nm RF工艺的带隙基准电路设计，这个工艺节点在物联网和射频应用中仍然保持着旺盛的生命力。
我选择Cadence作为设计工具并非偶然。在业界，Cadence Virtuoso平台几乎成了模拟IC设计的代名词，特别是在高校教研和中小企业中，其完整的仿真环境和成熟的PDK支持能大幅降低设计门槛。而TSMC18RF工艺作为成熟制程的代表，既有完善的工艺文档支持，又具备良好的射频特性，非常适合教学和小批量生产。
带隙基准电路的核心使命是产生一个与温度和电源电压变化无关的稳定参考电压。在LDO中，这个参考电压的质量直接决定了输出电压的精度。传统设计面临的最大挑战是如何在-40℃到125℃的工业级温度范围内，将电压变化控制在±1%以内。这次设计我将分享几个关键技巧，包括如何利用TSMC18RF工艺的特殊器件特性来优化温度系数。
2. 设计环境搭建与工艺库配置
2.1 PDK安装与验证
拿到TSMC18RF工艺的PDK包后，首先要确认Cadence版本的兼容性。我使用的是IC617+SPECTRE18版本，这个组合对老工艺的支持最为稳定。安装时特别注意要正确设置PDK路径变量，建议在.cshrc或.bashrc中加入：
bash复制setenv PDK_DIR /path/to/tsmc18rf_pdk
setenv CDS_Netlisting_Mode "Analog"
工艺库加载后，第一个验证步骤是检查基础器件的模型参数。我通常会先创建一个测试电路，包含NMOS、PMOS、PNP和电阻等基本元件。特别要注意RF工艺特有的器件，如高Q值电感和MIM电容，它们的模型参数直接影响带隙电路的高频特性。
重要提示：TSMC18RF工艺的电阻类型比普通工艺更多，包括HR（高阻）、RP（多晶硅）和RM（金属）三种。带隙设计中建议使用HR电阻，虽然面积较大但温度系数更稳定。
2.2 设计套件定制化配置
在Virtuoso启动时，我习惯做以下环境优化：
- 在.cdsinit中绑定常用仿真命令快捷键
- 设置默认仿真精度为"moderate"（平衡速度和精度）
- 配置波形查看器WaveView的默认配色方案
原理图设计时，建议创建以下基础单元库：
- Bandgap_core：带隙核心电路
- Bias_gen：偏置电流源
- Startup：启动电路
- Trimming：修调网络
这种模块化设计方法在后期的迭代优化和版图布局时能节省大量时间。我曾在一个项目中因为早期没有做好模块划分，导致后期修改时不得不重画整个原理图，这个教训值得大家警惕。
3. 带隙基准核心电路设计
3.1 传统架构分析与改进
经典的Brokaw带隙结构在TSMC18RF工艺上需要特别注意几个关键点。我采用的改进架构如图1所示，主要特点包括：
- 采用共源共栅电流镜提高电源抑制比
- 添加衬底偏置补偿降低阈值电压影响
- 使用双极型晶体管作为温度传感元件
核心电压公式推导如下：
Vref = VBE + (VT ln n) * (1 + R2/R1)
其中n是Q1/Q2的面积比，典型取8-10。在TSMC18RF工艺中，垂直PNP管的β值约为20，需要特别注意基极电流带来的误差。
3.2 器件参数计算实例
假设目标参考电压为1.25V，温度系数<20ppm/℃，按以下步骤计算：
-
确定PTAT电流：
Iptat = (VT ln n)/R1
取n=8，室温VT=26mV → Iptat = (26mV * ln8)/10kΩ ≈ 5.4μA -
计算电阻比值：
R2/R1 = (Vref - VBE)/(VT ln n)
VBE≈0.7V → R2/R1 ≈ (1.25-0.7)/0.054 ≈ 10.2 -
选择实际电阻值：
考虑版图匹配性，取R1=10kΩ(HR电阻)，R2=102kΩ（由5kΩ单元串联实现）
设计技巧：实际布局时建议将R2拆分为多个相同阻值的单元电阻交叉排列，这样能显著改善工艺梯度带来的失配问题。
3.3 温度特性优化
在TSMC18RF工艺中，我发现通过以下方法可以改善温度特性：
-
引入温度补偿电阻：
在R2路径串联一个适当阻值的N-well电阻，利用其正温度系数补偿VBE的负温度系数。通过参数扫描确定最佳补偿值为500Ω。 -
动态电流补偿：
添加一个与绝对温度成反比(CTAT)的电流源，与PTAT电流叠加后驱动输出级。这个技巧在我的实测中将温度系数从35ppm/℃降到了15ppm/℃。 -
版图热对称设计：
将核心双极型晶体管放置在芯片中心，周围布置温度梯度检测单元。实测数据显示，这种布局能使芯片边缘和中心的温差降低40%。
4. 辅助电路设计与实现
4.1 启动电路关键设计
带隙电路常见的"零电流"死锁问题必须通过启动电路解决。我设计了一种新颖的电压检测式启动电路，相比传统方案有两个改进：
- 采用动态比较器替代电阻分压检测，功耗降低90%
- 增加启动超时复位功能，防止异常状态下持续耗电
电路工作时序：
- 上电初期，比较器检测Vref < 0.4V时激活启动电流
- 当Vref > 1V时逐步关闭启动通路
- 若200μs内未完成启动，则触发复位重新初始化
4.2 修调网络设计
考虑到工艺偏差，必须设计修调网络。我的方案提供±10%的调节范围：
- 采用5位二进制加权电阻阵列
- 每个单元电阻对应约0.7%的输出变化
- 修调步长=1.25V*0.7%≈8.75mV
修调码与输出电压的关系实测数据：
| 修调码 | 输出电压(V) | 温度系数(ppm/℃) |
|---|---|---|
| 00000 | 1.238 | 18.5 |
| 01000 | 1.251 | 16.2 |
| 10000 | 1.264 | 19.1 |
注意：修调后建议进行至少三次温度循环(-40℃/25℃/125℃)验证稳定性，我曾遇到修调后高温下电压回漂的情况，最终发现是修调电阻的电压系数不匹配导致的。
5. 版图设计与后仿真验证
5.1 匹配性布局技巧
在TSMC18RF工艺上实现高性能带隙基准，版图匹配至关重要：
- 双极型晶体管采用中心对称的八角形布局
- 电流镜晶体管使用共质心结构+虚拟器件
- 关键电阻按交叉耦合方式排列
- 所有匹配单元保持相同的取向和邻近环境
图2展示了我设计的版图实例，特别注意了：
- 在电阻阵列周围添加保护环
- 对称布置电源和地线
- 为发热器件预留散热通道
5.2 后仿真关键结果
完成版图后提取寄生参数进行后仿真，主要关注：
-
电源抑制比(PSRR)：
@100Hz: -85dB
@1MHz: -52dB
满足LDO应用需求的关键指标 -
温度特性：
-40℃~125℃范围内，输出电压变化ΔV<15mV
折合温度系数≈17ppm/℃ -
工艺角仿真：
在tt/ff/ss/sf/fs五个典型角下，输出电压偏差均<±2% -
噪声性能：
10Hz~1MHz积分噪声≈50μVrms
6. 实测问题排查与解决
6.1 常见问题速查表
下表总结了流片后实测中的典型问题及解决方案：
| 问题现象 | 可能原因 | 解决方案 |
|---|---|---|
| 上电后无输出 | 启动电路失效 | 检查比较器偏置，增加启动电流 |
| 高温下电压跌落 | 修调电阻温度系数不匹配 | 改用HR电阻，调整修调步长 |
| 电源噪声敏感 | 去耦电容不足 | 在电源轨添加MIM电容阵列 |
| 批量测试离散性大 | 关键器件匹配度不足 | 优化版图匹配结构 |
| 低温启动失败 | 双极型晶体管β值下降 | 调整启动阈值电压 |
6.2 一个典型调试案例
第二次流片后，发现5%的芯片在1.8V电源下工作正常，但在1.6V时基准电压跌落。经过详细分析：
- 问题定位：
- 电源电压降低时，部分电流镜进入线性区
- 仿真时未覆盖1.6V~1.8V的极端条件
- 解决方案：
- 重新设计偏置电路，确保1.5V以上都能饱和
- 增加电源电压检测电路，低压时自动调整偏置
- 验证结果：
修改后芯片在1.5V~3.6V范围内功能正常，额外功耗仅增加2μA。
这个案例给我的教训是：仿真条件必须覆盖所有可能的极端工作场景，包括客户可能非典型使用的情况。现在我的checklist中增加了10项电源相关测试用例，确保不会重蹈覆辙。