1. 项目背景与核心价值
最近在做一个工业检测项目时遇到了一个棘手问题：需要实时监测高频信号的调制度参数，但市面上现成的仪器要么带宽不够，要么价格高得离谱。这让我萌生了自己开发一套基于FPGA的调制度测量系统的想法。经过两个月的迭代，最终实现的系统测量精度达到了0.5%，成本却只有商用仪器的1/10。
这套系统的核心价值在于：
- 实时性：FPGA的并行处理能力可以实现微秒级的参数测量
- 可定制：可根据不同频段需求灵活调整硬件设计
- 教学价值：完整展示了从算法原理到硬件实现的闭环开发流程
2. 系统架构设计
2.1 整体方案选型
在方案论证阶段，我对比了三种实现路径：
| 方案类型 | 优点 | 缺点 | 适用场景 |
|---|---|---|---|
| MCU+DSP | 开发简单 | 实时性差 | 低频静态测量 |
| 纯模拟电路 | 响应快 | 精度低 | 简易监测 |
| FPGA方案 | 并行处理 | 开发复杂 | 高频实时系统 |
最终选择Xilinx Artix-7系列FPGA作为主控，主要考虑：
- 内置DSP48E1模块适合数字信号处理
- 足够的逻辑资源(85k LUTs)
- 支持LVDS接口的IO Bank
2.2 关键模块划分
系统采用模块化设计，主要包含：
- 前端调理电路：阻抗匹配+自动增益控制
- ADC接口模块：14位125Msps采样
- 数字下变频(DDC)链
- 调制度计算引擎
- 数据输出接口
3. 核心算法实现
3.1 数字下变频设计
采用多级抽取结构降低运算负荷：
verilog复制// 第一级：CIC抽取滤波器
cic_decimator #(
.STAGES(5),
.DECIMATION(16)
) ddc_stage1 (
.clk(sys_clk),
.data_in(adc_data),
.data_out(stage1_out)
);
// 第二级：FIR补偿滤波器
fir_comp filter_stage2 (
.clk(sys_clk_4x),
.coeffs(coeff_rom),
.data_in(stage1_out),
.data_out(baseband_iq)
);
关键参数选择依据：
- 采样率125MHz → 中频带宽设定56MHz
- CIC衰减补偿采用5阶FIR
- 最终输出速率7.8125Msps
3.2 调制度计算优化
传统AM调制度公式：
code复制m = (A_max - A_min)/(A_max + A_min)
FPGA实现时做了三点优化：
- 峰值检测采用双寄存器比较法
- 分母项采用移位相加替代除法
- 增加滑动平均滤波(窗口32点)
实测资源占用：
- 峰值检测：78 LUTs
- 除法优化：215 LUTs
- 整体延迟：0.8μs
4. 硬件实现细节
4.1 PCB设计要点
六层板堆叠结构：
- 顶层：模拟信号走线
- 内电层：模拟地
- 电源层：1.0V/1.8V
- 电源层：3.3V
- 内电层：数字地
- 底层：数字信号
特别注意：
- 模拟部分采用星型接地
- 时钟线做包地处理
- FPGA配置引脚加π型滤波
4.2 电源树设计
使用TPS7A47/TPS7A33组合方案：
- 噪声：3.8μVrms @100kHz
- 负载调整率：0.05%
- 关键测试点增加0Ω电阻方便测量
5. 实测性能分析
5.1 测试方案设计
使用标准信号源生成测试信号：
- 载波频率：10MHz-80MHz
- 调制信号：1kHz正弦波
- 调制度范围：10%-90%
对比仪器：R&S SMC100A + FSWP26
5.2 结果对比
| 调制度 | 标准值 | 测量值 | 误差 |
|---|---|---|---|
| 30% | 30.12% | 30.05% | 0.07% |
| 50% | 50.00% | 49.88% | 0.12% |
| 80% | 80.25% | 80.19% | 0.06% |
温度稳定性测试（-40℃~85℃）：
- 最大偏差：0.23%
- 典型温漂：5ppm/℃
6. 工程代码解析
6.1 主状态机设计
采用三段式写法：
verilog复制// 第一段：状态转移
always @(posedge clk) begin
if(rst)
current_state <= IDLE;
else
current_state <= next_state;
end
// 第二段：转移条件
always @(*) begin
case(current_state)
IDLE: if(adc_ready) next_state = ACQ;
ACQ: if(ddc_done) next_state = CALC;
CALC: if(calc_done) next_state = OUT;
OUT: next_state = IDLE;
endcase
end
// 第三段：输出逻辑
always @(posedge clk) begin
case(current_state)
ACQ: begin
adc_ce <= 1'b1;
ddc_en <= 1'b0;
end
...
endcase
end
6.2 跨时钟域处理
ADC数据(125MHz)到处理时钟(62.5MHz)的转换：
verilog复制// 双寄存器同步
reg [13:0] adc_data_sync0, adc_data_sync1;
always @(posedge proc_clk) begin
adc_data_sync0 <= adc_data;
adc_data_sync1 <= adc_data_sync0;
end
// 异步FIFO缓冲
fifo_async #(
.DATA_WIDTH(14),
.DEPTH(8)
) adc_fifo (
.wr_clk(adc_clk),
.rd_clk(proc_clk),
.data_in(adc_data),
.data_out(proc_data)
);
7. 常见问题排查
7.1 测量值跳变问题
现象：输出调制度随机跳变±5%
排查过程：
- 检查ADC输入信号稳定
- 测量时钟抖动：78ps (正常)
- 发现未做时钟约束
解决方案：
tcl复制create_clock -period 8.0 -name sys_clk [get_ports clk_in]
set_input_jitter sys_clk 0.15
7.2 资源利用率过高
初始综合报告显示：
- LUT利用率：93%
- 时序违例：-0.512ns
优化措施：
- 将部分组合逻辑改为流水线
- 使用DSP48E1实现乘法
- 优化状态机编码方式
最终结果：
- LUT利用率：68%
- 时序裕量：0.412ns
8. 项目改进方向
在实际部署中发现的优化空间：
- 增加自动校准功能
- 上电时注入测试信号
- 建立误差查找表
- 支持多制式测量
- FM频偏测量
- PM相位测量
- 动态带宽调整
- 根据信号特征自动优化抽取率
硬件改进建议：
- 改用Si5341时钟发生器
- 增加光学隔离接口
- 采用ADRV9009替代分立ADC
这个项目最让我意外的是FPGA在实时信号处理方面的潜力。最初担心时序问题会影响测量精度，但通过合理的流水线设计和时钟约束，最终实现的性能甚至超过了部分商用设备。建议有兴趣的开发者可以尝试在现有框架上扩展PSK/QAM等数字调制方式的测量功能，这需要增加相应的解调算法模块。