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基于Verilog HDL的自动售货机控制系统设计与实现

Panda Brick

1. 项目概述

这个基于Verilog HDL和Quartus II的自动售货机控制系统，是我在数字逻辑设计课程中的期末实践项目。它完整实现了投币识别、商品选择、找零计算和倒计时显示等核心功能模块。整个系统采用状态机架构，通过FPGA开发板上的按键、LED和数码管完成人机交互。

在实际开发过程中，我遇到了状态机跳转异常、按键消抖不稳定、数码管显示闪烁等多个典型问题。通过这个项目，不仅巩固了Verilog的编码规范，更深入理解了时序逻辑设计中的关键要点。下面将详细解析各模块的设计思路和实现细节。

2. 系统架构设计

2.1 整体状态机设计

系统采用Moore型状态机作为控制核心，共定义6个主要状态：

  • IDLE：待机状态，显示欢迎语
  • INSERT_COIN：投币状态，累计金额
  • SELECT_ITEM：商品选择状态
  • DISPENSE：出货状态
  • CHANGE：找零状态
  • TIMEOUT：操作超时状态

状态转移条件由投币信号、选择信号和30秒倒计时共同决定。以下是关键状态转移代码片段：

verilog复制always @(posedge clk or posedge rst) begin
    if (rst) 
        current_state <= IDLE;
    else 
        case(current_state)
            IDLE: if (coin_in) current_state <= INSERT_COIN;
            INSERT_COIN: if (no_coin_for_2s) current_state <= TIMEOUT;
                         else if (confirm) current_state <= SELECT_ITEM;
            // 其他状态转移...
        endcase
end

2.2 时钟与复位设计

系统使用50MHz主时钟，通过分频模块产生：

  • 1kHz数码管扫描时钟
  • 100Hz按键检测时钟
  • 1Hz倒计时时钟

异步复位电路采用施密特触发器进行消抖处理，确保复位信号稳定可靠。实际测试发现，简单的RC滤波电路在FPGA板上会产生复位不可靠的问题，改进方案如下：

verilog复制// 改进后的复位电路
reg [3:0] reset_debounce;
always @(posedge clk) begin
    reset_debounce <= {reset_debounce[2:0], ~KEY0}; // KEY0为复位按键
    if (&reset_debounce) reset_reg <= 1'b1;
    else if (~|reset_debounce) reset_reg <= 1'b0;
end

3. 核心模块实现

3.1 投币识别模块

支持1元、5元、10元三种面额识别，通过三个独立按键模拟。采用脉冲边沿检测技术避免长按重复计数：

verilog复制reg [1:0] coin_1r_prev;
always @(posedge clk) begin
    coin_1r_prev <= {coin_1r_prev[0], KEY1}; // KEY1模拟1元投币
    if (coin_1r_prev == 2'b01) // 检测上升沿
        total_money <= total_money + 3'd1;
end

金额累计使用BCD码格式，便于后续数码管显示和金额比较。设计中需要注意：

  • 最大投币金额限制为99元
  • 投币时数码管显示当前累计金额
  • 30秒无操作自动清零

3.2 商品选择与库存管理

定义4种商品及其价格：

  • A商品：3元
  • B商品：5元
  • C商品：7元
  • D商品：10元

库存管理使用4个4位寄存器，上电初始化后可通过管理员模式补货。商品选择逻辑包含以下保护机制：

  • 余额不足时对应商品LED闪烁提示
  • 库存为零时禁用选择
  • 选择确认后立即扣除库存
verilog复制// 商品选择判断逻辑
always @(*) begin
    case(sel_item)
        2'b00: item_valid = (total_money >= 3) && (stock_A != 0);
        2'b01: item_valid = (total_money >= 5) && (stock_B != 0);
        // 其他商品判断...
    endcase
end

3.3 找零计算模块

找零计算采用BCD码减法器实现，支持最大找零金额为9元（假设面额为1元）。关键算法如下：

verilog复制// BCD减法器
always @(*) begin
    if (total_money >= item_price) begin
        change = total_money - item_price;
        enough_money = 1'b1;
    end else begin
        change = 4'd0;
        enough_money = 1'b0;
    end
end

实际测试发现，当找零金额超过9元时，普通BCD减法会出现错误。解决方案是采用双BCD码处理十位数：

verilog复制// 改进的BCD减法器
reg [3:0] change_units, change_tens;
always @(*) begin
    if (total_money >= item_price) begin
        {change_tens, change_units} = total_money - item_price;
    end
    // ...
end

3.4 倒计时显示模块

30秒倒计时使用1Hz时钟驱动，数码管动态扫描显示剩余时间。显示格式为"S-XX"，其中XX为剩余秒数：

verilog复制reg [5:0] countdown;
always @(posedge clk_1hz or posedge rst) begin
    if (rst) 
        countdown <= 6'd30;
    else if (current_state != IDLE)
        countdown <= (countdown == 0) ? 0 : countdown - 1;
end

// 数码管显示控制
always @(posedge clk_1khz) begin
    case(scan_cnt)
        2'b00: {seg_sel, seg_data} = {2'b01, 8'b01001001}; // 显示"S"
        2'b01: {seg_sel, seg_data} = {2'b10, 8'b01111111}; // 显示"-"
        2'b10: {seg_sel, seg_data} = {2'b11, bin2bcd(countdown/10)}; // 十位
        2'b11: {seg_sel, seg_data} = {2'b00, bin2bcd(countdown%10)}; // 个位
    endcase
end

4. 关键问题与解决方案

4.1 按键消抖处理

最初使用简单的延时消抖法，在快速连续操作时会出现误触发。改进方案采用状态机消抖：

verilog复制parameter DEBOUNCE_IDLE = 2'b00;
parameter DEBOUNCE_WAIT = 2'b01;
parameter DEBOUNCE_CONFIRM = 2'b10;

always @(posedge clk_100hz) begin
    case(debounce_state)
        DEBOUNCE_IDLE: 
            if (key_in != key_state) begin
                debounce_state <= DEBOUNCE_WAIT;
                debounce_cnt <= 8'd0;
            end
        DEBOUNCE_WAIT:
            if (debounce_cnt == 8'd20) begin
                debounce_state <= DEBOUNCE_CONFIRM;
                key_state <= key_in;
            end else
                debounce_cnt <= debounce_cnt + 1;
        DEBOUNCE_CONFIRM:
            debounce_state <= DEBOUNCE_IDLE;
    endcase
end

4.2 数码管显示闪烁

动态扫描时出现闪烁问题，原因分析：

  1. 扫描频率不稳定
  2. 段选和位选信号不同步
  3. 刷新率低于视觉暂留阈值

解决方案：

  • 严格使用1kHz扫描时钟
  • 段选/位选信号同步更新
  • 增加消隐处理
verilog复制// 改进的数码管驱动
always @(posedge clk_1khz) begin
    seg_sel <= next_sel;
    seg_data <= next_data;
    // 增加1ms消隐
    if (blank_cnt != 0) begin
        seg_data <= 8'hFF;
        blank_cnt <= blank_cnt - 1;
    end
end

4.3 状态机异常跳转

调试中发现状态机偶尔会跳转到非法状态，原因：

  • 组合逻辑产生毛刺
  • 异步信号未同步处理
  • 状态编码未用parameter明确定义

改进措施：

  1. 采用独热码(one-hot)状态编码
  2. 对异步输入信号进行两级寄存器同步
  3. 增加default状态处理
verilog复制parameter [5:0] 
    IDLE = 6'b000001,
    INSERT_COIN = 6'b000010,
    // 其他状态...
    TIMEOUT = 6'b100000;

always @(posedge clk) begin
    async_signal_reg <= {async_signal_reg[0], async_signal_raw};
end

always @(posedge clk) begin
    case(current_state) 
        // 正常状态转移
        default: current_state <= IDLE; // 异常状态自动复位
    endcase
end

5. Quartus II实现细节

5.1 工程设置要点

  1. 器件选择：根据开发板型号正确选择FPGA器件（如Cyclone IV EP4CE6E22C8）
  2. 引脚分配：严格按照开发板原理图分配
    • 按键：设置为带内部上拉的输入
    • 数码管：设置为推挽输出
  3. 编译选项：
    • 开启状态机安全综合(Safe State Machine)
    • 设置优化策略为平衡(Balanced)

5.2 时序约束设置

关键时序约束：

  • 创建50MHz主时钟约束
  • 设置输入延迟(Input Delay)约束按键信号
  • 输出延迟(Output Delay)约束数码管信号
tcl复制# SDC时序约束示例
create_clock -name clk -period 20 [get_ports clk]
set_input_delay -clock clk 5 [get_ports {KEY[*]}]
set_output_delay -clock clk 3 [get_ports {SEG[*]}]

5.3 仿真验证方法

  1. 编写Testbench模拟投币、选择操作序列
  2. 使用ModelSim进行功能仿真
  3. 关键测试场景：
    • 连续快速投币
    • 余额不足时选择商品
    • 倒计时超时恢复
    • 找零金额计算
verilog复制// 测试用例示例
initial begin
    // 初始化
    rst = 1; #100; rst = 0;
    
    // 测试1元投币
    KEY1 = 0; #50; KEY1 = 1; #100000; // 模拟按键按下
    
    // 检查金额显示
    if (SEG !== 8'b00000110) $display("Error: 1元显示错误");
end

6. 硬件调试技巧

6.1 信号观测方法

  1. 使用SignalTap II逻辑分析仪抓取内部信号
    • 配置采样深度为1K
    • 触发条件设置为状态机跳转
  2. 临时将内部信号引出到LED观察
    • 例如：assign LEDR[0] = (current_state == IDLE);

6.2 常见硬件问题

  1. 数码管显示不全：
    • 检查限流电阻值（通常220Ω）
    • 确认共阴/共阳类型匹配
  2. 按键响应异常：
    • 测量按键按下时的电压值
    • 调整消抖时间参数
  3. FPGA配置失败：
    • 检查JTAG连接
    • 确认供电电压稳定

6.3 功耗优化建议

  1. 不使用的IO口设置为三态输入
  2. 低频模块使用时钟门控
  3. 数码管扫描间隔可适当延长到2ms
  4. 使用Quartus PowerPlay分析功耗热点
verilog复制// 时钟门控示例
reg gated_clock;
always @(*) begin
    gated_clock = clk_1hz & (current_state != IDLE);
end

7. 项目扩展方向

  1. 增加RFID支付功能：
    • 集成MFRC522模块
    • 设计SPI接口控制器
  2. 网络库存监控：
    • 添加UART接口
    • 与上位机通信
  3. 销售数据分析：
    • 使用FPGA片内RAM存储交易记录
    • 实现简单统计功能
  4. 温度监控：
    • 集成DS18B20温度传感器
    • 商品冷藏提醒
verilog复制// SPI主机接口示例
reg [7:0] spi_tx_data;
wire [7:0] spi_rx_data;
spi_master spi_inst (
    .clk(clk),
    .rst(rst),
    .tx_data(spi_tx_data),
    .rx_data(spi_rx_data),
    .sck(SPI_SCK),
    .mosi(SPI_MOSI),
    .miso(SPI_MISO),
    .cs(SPI_CS)
);

通过这个项目，我深刻体会到数字系统设计需要综合考虑功能正确性、时序稳定性和硬件资源利用率。特别是在状态机设计和异步信号处理方面，任何疏忽都可能导致难以调试的随机故障。建议初学者在实现基本功能后，一定要进行边界条件测试和长时间稳定性测试。

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LC_VCO（电感电容压控振荡器）是射频电路设计中的核心模块，尤其在锁相环(PLL)系统中扮演关键角色。其工作原理基于变容二极管的电压-电容特性，通过调整LC谐振回路的谐振频率实现频率合成。理解Q值、相位噪声和调谐范围等基础概念对设计高性能VCO至关重要。在实际工程中，工艺库选择（如tsmc18rf）、元件建模和仿真环境搭建是成功设计的第一步。LC_VCO的四种基本拓扑结构各有特点，需要根据应用场景（如低相位噪声或高线性度需求）进行选择。优化设计时需重点关注供电电压、中心频率计算和相位噪声等参数，同时版图设计中的寄生效应和接地策略也不容忽视。掌握这些基础原理和工程实践技巧，能够帮助工程师快速入门射频电路设计。
SBML建模指南：从零构建生物化学仿真模型
系统生物学标记语言(SBML)是生物化学仿真领域的标准化建模工具，基于XML格式实现复杂生化反应网络的机器可读描述。其核心原理是通过Compartment(区室)、Species(物种)、Reaction(反应)等基础组件的有机组合，构建具有明确生物意义的计算模型。在代谢工程、药物靶点发现等应用场景中，SBML模型能有效提升研究可重复性和计算效率。本文以糖酵解途径为例，详解如何使用COPASI、CellDesigner等工具链完成模型构建、验证与优化，特别分享参数估计和模型简化等实用技巧，帮助研究者避开单位不一致、质量不平衡等常见陷阱。
现代C++智能指针与内存管理最佳实践
智能指针是现代C++中实现自动内存管理的核心技术，基于RAII（资源获取即初始化）原则设计。unique_ptr通过独占所有权机制确保资源安全释放，shared_ptr则通过引用计数实现共享所有权，配合weak_ptr可解决循环引用问题。这些技术在防止内存泄漏、保证异常安全方面发挥关键作用，广泛应用于文件句柄管理、数据库连接、图形API资源等场景。合理使用智能指针能显著提升代码健壮性，配合Valgrind等工具可构建完整的内存安全防线。
基于STC89C51的智能分类垃圾桶设计与实现
嵌入式系统开发中，单片机作为核心控制器广泛应用于智能硬件项目。STC89C51以其高性价比和丰富I/O接口，成为入门级嵌入式开发的首选。通过PWM信号控制舵机角度，结合语音识别模块实现非接触式操作，这种软硬件协同设计大幅提升了人机交互体验。在智能家居和公共设施领域，此类技术可有效解决传统垃圾分类的效率与卫生问题。本案例展示了如何用150元成本构建具备双模式识别、自动开盖和错误报警功能的智能垃圾桶系统，其中LD3320语音模块和SG90舵机的工程实践方案值得借鉴。
STM32实现高精度PM2.5监测系统设计
PM2.5监测技术是环境监测领域的重要分支，其核心在于传感器数据采集与补偿算法。通过STM32微控制器的高性能处理能力，结合温湿度补偿算法和滑动平均滤波技术，可以有效提升低成本传感器的测量精度。在硬件设计层面，光电隔离和精密基准电压等工程实践手段能显著提升系统稳定性。这种高性价比方案特别适用于智能家居空气质量监测和工业环境检测等场景，其中夏普GP2Y1010AU0F传感器配合补偿算法可实现误差控制在±10%以内的专业级性能。
FPGA内嵌CAN控制器设计：无人机飞控系统的高效通信方案
CAN总线作为工业通信的核心协议，通过差分信号和仲裁机制实现高可靠性数据传输。其物理层采用双绞线传输，数据链路层包含帧格式定义和错误检测机制。FPGA硬件加速通过并行处理架构显著提升协议栈执行效率，在无人机飞控等实时系统中，这种方案能实现微秒级延迟和精确的时钟同步。结合模块化分层设计思想，开发者可以构建包含应用层接口、协议处理引擎和物理层适配的完整通信系统。热词FPGA和CAN控制器的协同设计，既能满足通信协议栈的灵活配置需求，又能通过硬件逻辑实现比特级时序控制，为无人机、工业自动化等场景提供高集成度解决方案。
MCU微控制器核心原理与应用实践指南
微控制器(MCU)作为嵌入式系统的核心，集成了CPU、存储器和多种外设接口，在物联网和智能设备中发挥着关键作用。其工作原理基于精简指令集和实时响应机制，通过高度优化的架构实现性能与功耗的完美平衡。在工程实践中，MCU的选型需综合考虑计算需求、实时性、外设集成度和功耗预算等因素。典型应用场景包括智能家居控制、工业传感器节点和消费电子产品等，其中低功耗设计和外设集成是两大核心技术价值。随着ARM Cortex-M系列等32位MCU的普及，开发者可以更高效地实现复杂算法和网络连接功能。
三相逆变器并联系统VSG控制与Simulink仿真实践
虚拟同步机(VSG)控制是新能源并网领域的核心技术，通过模拟同步发电机的机电特性，使逆变器具备惯性和阻尼特性。其核心原理包含机械运动方程建模、电气特性模拟和坐标变换实现，能有效解决微电网中的频率稳定和功率分配问题。在分布式发电场景中，多逆变器并联系统的功率均分和环流抑制尤为关键，VSG控制结合虚拟阻抗和自适应算法可提升系统动态性能。本文以三台三相逆变器并联为研究对象，详细分析LCL滤波器参数设计、零序环流抑制等工程难题，并通过Matlab/Simulink仿真验证载波移相、预同步等关键技术的实现方案，为新能源电力电子系统开发提供实践参考。
C#实现OPC UA客户端开发与工业数据采集实战
OPC UA（统一架构）是工业自动化领域广泛采用的数据交换协议标准，它通过统一的信息模型和安全通信机制，实现了工业设备间的可靠数据交互。基于C#的OPC UA客户端开发需要处理非托管代码交互、连接管理和数据类型转换等核心技术问题。通过合理的分层架构设计（如原生接口层、业务封装层和应用接口层），可以显著提升代码的可维护性和扩展性。在工业数据采集场景中，高效的标签管理机制和批量读取优化能够大幅提升系统性能，而写入确认和自动重连机制则确保了控制指令的可靠性。这些技术方案已在实际工业项目中验证，适用于设备监控、生产数据采集等多种应用场景，特别是结合C#的托管语言优势，为工业控制系统开发提供了高效解决方案。
ANPC三电平逆变器SVPWM闭环仿真与优化
三电平逆变器作为电力电子领域的核心拓扑，通过多电平输出显著改善波形质量并降低器件应力。其工作原理基于空间矢量脉宽调制（SVPWM）技术，将参考电压矢量分解为基本电压矢量的线性组合，通过优化开关序列实现高效能量转换。ANPC（有源钳位型）拓扑在传统NPC基础上引入主动钳位开关，使损耗分布均衡性提升50%以上，系统可靠性大幅增强。该技术特别适用于新能源发电、工业变频器等中高压场景，其中10kW以上功率等级的开关损耗优化和热管理成为工程实践关键。本次仿真通过MATLAB/Simulink平台，验证了ANPC逆变器在动态响应、THD控制（<3%）等方面的优越性能，为实际产品开发提供重要参考。
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