1. 项目背景与核心价值
作为一名在嵌入式系统和数字电路设计领域摸爬滚打多年的工程师，我一直对经典处理器架构有着特殊的情结。最近我用FPGA成功复刻了Z80和8051这两款传奇处理器，打造了一台可以自由切换架构的单板电脑。这个项目不仅仅是怀旧，更是一次对计算机体系结构的深度探索。
Z80处理器诞生于1976年，曾驱动过TRS-80、ZX Spectrum等经典计算机，而8051则是嵌入式领域的常青树，至今仍广泛应用。在FPGA上重现这些架构，让我们能够以现代视角重新审视这些经典设计，同时为教学和研究提供了一个灵活的平台。
这个项目的独特之处在于：
- 单一硬件平台支持两种完全不同的指令集架构
- 可实时切换处理器类型而无需重新烧写FPGA
- 完整保留了原版处理器的时序特性和外设接口
- 添加了现代调试接口便于开发
2. 硬件设计与FPGA选型
2.1 FPGA开发板选择
经过对比多款开发板，我最终选择了Xilinx Artix-7系列的Basys 3开发板，主要基于以下考虑：
- 足够的逻辑资源（33,280个逻辑单元）
- 内置时钟管理器和块RAM
- 丰富的IO接口（包括VGA、USB、GPIO等）
- 相对友好的价格（教育版约$150）
提示：如果预算有限，也可以选择Lattice iCE40系列的开发板，虽然资源较少但足以实现基础功能。
2.2 外围电路设计
为了构建完整的单板电脑系统，需要设计以下外围电路：
-
存储器子系统：
- 16KB SRAM（模拟经典系统的内存配置）
- 8KB ROM（存放监控程序和BASIC解释器）
- 使用FPGA的块RAM作为缓存
-
IO接口：
- PS/2键盘接口
- VGA视频输出（640x480@60Hz）
- UART串口（用于程序下载和调试）
- 扩展总线接口（可连接ADC、DAC等）
-
时钟电路：
- 主时钟：50MHz（FPGA板载）
- 可编程分频器（生成Z80和8051所需的不同时钟频率）
3. 处理器核实现细节
3.1 Z80核的设计
Z80处理器采用Verilog HDL实现，主要模块包括：
verilog复制module z80_core (
input wire clk,
input wire reset,
output wire [15:0] addr,
inout wire [7:0] data,
output wire mreq,
output wire iorq,
output wire rd,
output wire wr
);
// 寄存器组
reg [15:0] PC; // 程序计数器
reg [15:0] SP; // 堆栈指针
reg [7:0] A, F; // 累加器和标志寄存器
reg [7:0] B, C, D, E, H, L; // 通用寄存器
// 控制状态机
always @(posedge clk) begin
if (reset) begin
PC <= 16'h0000;
// 其他寄存器初始化...
end else begin
// 取指-译码-执行周期
case (state)
FETCH: begin /* 取指逻辑 */ end
DECODE: begin /* 译码逻辑 */ end
EXECUTE: begin /* 执行逻辑 */ end
endcase
end
end
endmodule
关键设计要点：
- 严格遵循Z80的时序特性（4MHz时钟下每个T状态为250ns）
- 完整实现所有78条指令（包括未公开指令）
- 精确模拟标志位行为（特别是P/V标志）
- 支持中断和总线请求周期
3.2 8051核的实现
8051核采用类似方法实现，但需要注意以下差异：
-
存储器架构：
- 哈佛结构（程序存储器和数据存储器分离）
- 256字节内部RAM
- 特殊功能寄存器(SFR)区
-
外设集成：
- 2个定时器/计数器
- 全双工串口
- 4个8位IO端口
-
指令特点：
- 单字节指令为主
- 丰富的位操作指令
- 多种寻址方式
verilog复制module mcs51_core (
input wire clk,
input wire reset,
output wire [15:0] rom_addr,
input wire [7:0] rom_data,
output wire [7:0] ram_addr,
inout wire [7:0] ram_data
);
// 特殊功能寄存器
reg [7:0] ACC, B, PSW;
reg [7:0] SP, DPL, DPH;
reg [7:0] P0, P1, P2, P3;
// 定时器/计数器
reg [16:0] T0, T1;
always @(posedge clk) begin
// 8051的机器周期由12个时钟周期组成
if (cycle_cnt == 11) cycle_cnt <= 0;
else cycle_cnt <= cycle_cnt + 1;
if (cycle_cnt == 0) begin
// 每个机器周期执行一个指令阶段
end
end
endmodule
4. 系统集成与调试
4.1 顶层模块设计
顶层模块负责协调两个处理器核和共享外设：
verilog复制module single_board_computer (
input wire clk,
input wire reset,
input wire cpu_select, // 0=Z80, 1=8051
// 其他IO接口...
);
// 实例化处理器核
z80_core z80(.clk(z80_clk), .reset(reset | cpu_select), /* 其他信号 */);
mcs51_core mcs51(.clk(mcs51_clk), .reset(reset | ~cpu_select), /* 其他信号 */);
// 共享存储器控制器
memory_controller mem_ctrl(
.clk(clk),
.z80_addr(z80_addr),
.z80_data(z80_data),
.mcs51_addr(mcs51_addr),
.mcs51_data(mcs51_data),
// 连接到实际存储器件...
);
// 时钟分频器
clock_divider clk_div(
.clk_in(clk),
.z80_clk(z80_clk), // 4MHz
.mcs51_clk(mcs51_clk) // 12MHz
);
endmodule
4.2 调试技巧与常见问题
在实现过程中，我遇到了几个典型问题及解决方案：
-
时序冲突：
- 现象：当切换处理器时出现总线竞争
- 解决：添加三态缓冲器隔离总线
- 关键代码：
verilog复制assign data_bus = (cpu_select & z80_oe) ? z80_data : (~cpu_select & mcs51_oe) ? mcs51_data : 8'hZZ;
-
时钟域交叉：
- 现象：不同时钟域的信号导致亚稳态
- 解决：使用双触发器同步器
- 实现：
verilog复制always @(posedge dest_clk) begin sync_reg <= async_signal; sync_out <= sync_reg; end
-
存储器映射冲突：
- 现象：两个处理器对同一地址空间有不同解释
- 解决：使用地址重映射技术
- 配置表：
处理器 原始地址范围 重映射后范围 Z80 0x0000-0x3FFF 0x8000-0xBFFF 8051 0x0000-0x1FFF 0xC000-0xDFFF
5. 软件开发环境搭建
5.1 交叉编译工具链
对于Z80系统：
- 使用z88dk工具链（支持C和汇编）
- 编译命令示例：
bash复制
zcc +z80 -create-app -o hello hello.c
对于8051系统：
- 使用SDCC（小型设备C编译器）
- 编译命令示例：
bash复制
sdcc --model-small hello.c
5.2 监控程序开发
我开发了一个简单的监控程序，提供以下功能：
- 内存查看/编辑
- 寄存器查看/修改
- 程序单步执行
- 断点设置
监控程序占用约2KB ROM空间，通过串口与主机通信，使用简单的文本协议：
code复制> R PC
< PC=0123
> M 0120 10
< 0120: 3E 21 06 00 0E 07 CD 5A 00 76 00 00 00 00 00 00
6. 性能优化技巧
经过多次迭代，我总结出以下优化方法：
-
关键路径优化：
- 识别时序报告中的关键路径
- 使用流水线技术分割长组合逻辑
- 示例：将ALU操作分为两个时钟周期
-
资源复用：
- 共享乘法器单元
- 时分复用总线接口
- 动态配置功能单元
-
存储器优化：
- 使用FPGA的块RAM作为缓存
- 实现预取机制减少等待状态
- 优化存储器访问模式
实测性能数据：
| 处理器 | 原版频率 | FPGA实现频率 | 性能比 |
|---|---|---|---|
| Z80 | 4MHz | 25MHz | 6.25x |
| 8051 | 12MHz | 50MHz | 4.17x |
7. 应用案例展示
7.1 Z80模式运行CP/M
通过移植CP/M 2.2操作系统，可以运行经典的MBASIC等程序：
- 编译CP/M BIOS适配硬件
- 准备虚拟磁盘映像
- 通过串口加载系统
启动流程：
code复制A>dir
A: MBASIC COM : CCP COM : DDT COM
A>mbasic
Ready
]10 PRINT "HELLO FPGA Z80"
]RUN
HELLO FPGA Z80
7.2 8051模式控制实验
利用8051的IO端口实现LED流水灯：
c复制#include <8051.h>
void delay(unsigned int ms) {
unsigned int i, j;
for(i=0; i<ms; i++)
for(j=0; j<120; j++);
}
void main() {
while(1) {
P1 = 0xFE;
delay(500);
P1 = 0xFD;
delay(500);
// 继续其他模式...
}
}
8. 项目扩展方向
基于当前实现，还可以进一步探索：
-
多核协作：
- 让Z80和8051协同工作
- 通过共享内存交换数据
- 实现异构计算任务分配
-
外设扩展：
- 添加SD卡接口
- 实现音频输出
- 连接LCD显示屏
-
教学应用：
- 开发计算机组成原理实验套件
- 创建处理器设计课程案例
- 构建可交互的架构演示系统
这个项目最让我惊喜的是，通过FPGA我们可以用现代技术重新诠释经典设计，既是对计算机历史的致敬，也是创新思维的实践。在实际调试过程中，最耗时的部分不是编写代码，而是确保每个时序细节都准确无误——这让我对早期计算机工程师的匠心精神有了更深的理解。