imec革命性175 GS/s ADC技术解析与架构创新

1. 突破性ADC技术解析:imec最新175 GS/s采样率转换器

在2026年IEEE国际固态电路会议(ISSCC)上,比利时微电子研究中心(imec)展示了一款革命性的7比特有线(wireline)模数转换器(ADC)。这款芯片采用5nm FinFET工艺制造,在仅250×250µm²的核心面积上实现了175 GS/s的采样率和2.2 pJ/样本的超低能耗表现。这一突破性设计直指当前数据中心面临的核心挑战——随着AI工作负载和云服务需求激增,光通信网络需要持续升级以应对更高的吞吐量需求。

传统SAR ADC架构在应对200G/lane PAM4信号时已显疲态,主要面临三大瓶颈:硅片面积膨胀导致的布线寄生效应、输入寄生电容增加带来的带宽限制,以及随之飙升的功耗。imec的解决方案采用了一种被称为"大规模时间交织斜率ADC"的创新架构,通过2048个并行工作的简单斜率ADC单元协同工作,既保持了单个转换单元的紧凑性,又实现了整体超高采样速率。

关键创新点:将2048个简单斜率ADC单元集成在邮票大小的芯片上,每个单元仅需完成87.5 MS/s的转换任务,通过精密的时间交织实现整体175 GS/s性能。

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2. 架构深度剖析:斜率ADC如何突破传统限制

2.1 时间交织架构的层级设计

imec的ADC采用三级层级采样结构:

  1. 第一级(rank 1):1:8的时钟分配器
  2. 第二级(rank 2):8组1:8分配器,共64个单元
  3. 第三级(rank 3):64组32单元阵列,总计2048个采样保持放大器

这种设计的关键在于时钟分配网络。系统从单一的21.875 GHz输入时钟出发,通过粗细延迟组合产生8个等距时钟相位。项目负责人Peter Ossieur指出:"最关键的挑战在于确保2048个采样单元之间的时钟偏差控制在亚皮秒级,这需要创新的时钟树综合方法。"

2.2 两项专利技术解析

第一项专利技术解决了斜率ADC的非线性问题。传统方案在数字域进行非线性校正,需要额外的DSP和校准逻辑。imec的创新在于模拟域直接修正:通过向线性斜坡电压添加精心设计的非线性分量,抵消采样器引入的静态非线性。实测显示,这种方法在保持175 GS/s速度下,DNL/INL性能优于0.5 LSB。

第二项专利针对输入网络设计。传统底部板采样器(top-plate switch)的两个串联开关限制了采样带宽。imec的方案移除了顶部板开关,改为在输入缓冲器晶体管漏极进行切换。实测带宽提升超过40%,同时改善了rank-1采样器之间的隔离度。

3. 性能优势与实测数据

3.1 关键指标对比

参数 传统SAR ADC imec斜率ADC 提升幅度
采样率 ≤64 GS/s 175 GS/s 2.7×
转换能量 4-5 pJ 2.2 pJ 55%↓
核心面积 0.1 mm² 0.0625 mm² 37.5%↓
输入带宽 60 GHz >100 GHz 67%↑

3.2 实际应用表现

在400G/lane PAM4系统中,该ADC展现出卓越的信号完整性:

  • 在32dB通道损耗下仍能保持<1e-6的误码率
  • 时钟抖动控制在150fs RMS以内
  • 通道间串扰低于-50dBc

特别值得注意的是其温度稳定性:在85℃高温下,性能衰减不超过5%,这得益于创新的温度补偿斜坡发生器设计。

4. 设计挑战与解决方案

4.1 时钟分配网络优化

管理2048个转换单元的时钟同步是最大挑战之一。imec采用混合式时钟树设计:

  • 全局采用LC谐振时钟分布网络
  • 局部使用电流模逻辑(CML)缓冲器
  • 关键路径插入可编程延迟单元

这种设计使时钟偏差控制在200fs以内,同时功耗仅占总功耗的15%。

4.2 电源噪声抑制

在5nm工艺下,电源噪声尤为棘手。设计团队采用了:

  • 分布式LDO稳压架构
  • 片上深沟槽电容阵列
  • 差分电源布线技术
    实测电源抑制比(PSRR)在10MHz时仍保持45dB。

5. 未来发展方向

imec已经启动3nm节点的ADC研发,并探索14Å(1.4nm)工艺的可行性。斜率ADC架构特别适合先进工艺节点,因为其基本单元(比较器+数字计数器)能够很好地随晶体管尺寸缩放。Ossieur表示:"通过增加斜率ADC阵列规模,采样率有望突破300 GS/s大关。"

对于系统设计者的建议:

  1. 采用chiplet封装方式集成ADC与DSP
  2. 优化封装互连以保持>100GHz带宽
  3. 开发匹配的超低抖动时钟发生器

这款ADC的出现标志着有线通信技术进入新纪元。它不仅仅是一个组件突破,更为实现3.2Tb/s光互连系统铺平了道路。在实际部署中,建议重点关注时钟源质量和电源完整性设计,这两个因素将直接影响最终系统性能。

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