1. 项目概述：当硬件加速遇上经典算法
在嵌入式视觉领域，手写数字识别一直是个有趣的基准测试案例。但把这件事放到FPGA上实现，就变成了硬件工程师的浪漫——用最底层的逻辑门搭建出能"看懂"数字的电路系统。这个项目本质上是在探索：当抛弃所有现成的深度学习框架，仅用Verilog/VHDL在FPGA上从头构建一个数字识别系统时，我们能走多远？
我选择MNIST数据集作为基准，但处理方式与传统方案截然不同。没有TensorFlow，没有PyTorch，甚至没有现成的矩阵运算库——所有计算都将通过精心设计的数字电路完成。这种"暴力"实现方式虽然看似原始，却能让我们真正理解图像识别最本质的计算模式。
2. 核心架构设计
2.1 整体数据流设计
系统采用典型的图像处理流水线架构：
code复制图像输入 → 预处理 → 特征提取 → 分类决策 → 结果输出
但在FPGA上，每个环节都需要重新设计：
- 图像输入：通过UART接收28x28像素的灰度图像（每个像素8位）
- 预处理：实时进行二值化（固定阈值128）和中心化处理
- 特征提取：采用简化版的网格特征法（将图像划分为7x7的网格，统计每格笔划密度）
- 分类决策：基于预存的49维特征模板进行最近邻匹配
2.2 硬件友好算法选择
传统CNN在FPGA上实现需要大量DSP资源，因此改用这些硬件友好方案：
- 网格特征法：将28x28图像划分为7x7网格，计算每个4x4子区域内的像素和
- 模板匹配：预存0-9的数字特征模板（训练阶段计算好的均值向量）
- 曼哈顿距离：替代欧式距离，省去平方和开方运算
实测表明，这种简化方案在MNIST上仍能保持85%+的准确率，而资源消耗不到CNN的1/10。
3. 关键模块实现细节
3.1 图像预处理模块
verilog复制module preprocess (
input clk,
input [7:0] pixel_in,
output reg pixel_out
);
always @(posedge clk) begin
pixel_out <= (pixel_in > 8'd128) ? 1'b1 : 1'b0; // 二值化
end
endmodule
这个看似简单的模块有几个设计要点：
- 无缓冲处理：流水线设计，每个时钟周期处理一个像素
- 阈值可配置：通过寄存器接口可动态调整二值化阈值
- 时序严格：必须保证在整个图像周期(784周期)内完成处理
3.2 特征提取加速器
特征提取是计算最密集的部分，我们采用这种优化方案：
- 并行累加器阵列：49个累加器同时计算各自网格的像素和
- 滑动窗口寻址：智能地址生成器自动跳转到下一个网格起始位置
- 双缓冲设计：当一组特征正在计算时，另一组可以输出到分类模块
资源占用情况（Xilinx Artix-7为例）：
| 资源类型 | 使用量 | 占比 |
|---|---|---|
| LUT | 1,203 | 22% |
| FF | 897 | 16% |
| BRAM | 2 | 5% |
3.3 分类决策模块
模板匹配的核心是距离计算，我们采用曼哈顿距离的位级优化实现：
verilog复制module manhattan_distance #(parameter WIDTH=49) (
input [WIDTH-1:0] vec_a,
input [WIDTH-1:0] vec_b,
output reg [15:0] distance
);
integer i;
always @(*) begin
distance = 0;
for(i=0; i<WIDTH; i=i+1)
distance = distance + (vec_a[i] > vec_b[i] ?
(vec_a[i] - vec_b[i]) :
(vec_b[i] - vec_a[i]));
end
endmodule
这个设计的关键点：
- 完全组合逻辑实现，无时钟延迟
- 采用条件运算符替代绝对值模块
- 流水线化处理：同时计算10个数字的距离（对应0-9的模板）
4. 系统集成与优化技巧
4.1 时序收敛策略
在100MHz目标频率下，我们遇到这些时序问题及解决方案：
-
特征提取关键路径：
- 问题：49个加法器的进位链太长
- 解决：插入两级流水线，将累加分为25+24两个阶段
-
模板匹配竞争：
- 问题：10个距离计算单元同时访问模板ROM
- 解决：将模板复制10份存储在分布式RAM中
-
跨时钟域问题：
- 问题：图像输入(115200bps UART)与处理时钟不同步
- 解决：使用异步FIFO缓冲，深度设为784字节（一帧图像）
4.2 资源优化实录
通过以下方法将资源占用降低40%：
-
位宽压缩：
- 原始特征值：每个网格和需要16位（最大值为16x255=4080）
- 优化后：发现实际值不超过1023，改用10位存储
-
ROM共享：
- 初始设计：10个数字模板独立存储
- 优化后：利用FPGA ROM的并行读取特性，复用存储空间
-
运算符复用：
- 原本：每个距离计算单元独立实现减法器
- 优化：使用时分复用，一个减法器服务10个距离单元
5. 实测性能与对比
5.1 资源占用对比
实现平台：Xilinx Artix-7 XC7A35T
| 实现方案 | LUT | FF | DSP | 频率 | 功耗 |
|---|---|---|---|---|---|
| 本文方案 | 2,891 | 1,752 | 0 | 100MHz | 98mW |
| 微控制器实现 | - | - | - | 80MHz | 210mW |
| CNN加速方案 | 15,672 | 8,923 | 16 | 150MHz | 320mW |
5.2 识别性能数据
在MNIST测试集上的表现：
| 指标 | 本文方案 | 软件浮点实现 | 量化CNN |
|---|---|---|---|
| 准确率 | 86.7% | 99.2% | 97.5% |
| 单帧耗时 | 0.15ms | 2.3ms | 1.1ms |
| 能效(帧/焦耳) | 6,802 | 476 | 312 |
关键发现：虽然准确率不如CNN，但在实时性和能效上有数量级优势
6. 工程经验与避坑指南
6.1 图像输入的那些坑
-
UART同步问题：
- 现象：偶尔会错位接收图像数据
- 原因：UART起始位检测受噪声干扰
- 解决：添加简单的多数表决滤波电路
-
帧同步丢失：
- 现象：连续识别时结果错乱
- 原因：没有明确的帧开始/结束标志
- 解决：在每帧数据前添加2字节同步头0x55AA
6.2 特征计算的精度陷阱
-
累加溢出：
- 现象：某些数字识别率异常低
- 原因：4x4网格的像素和可能超过预期
- 解决：将累加器位宽从10位扩展到12位
-
模板偏移：
- 现象：数字"1"的识别率特别高
- 原因：模板数据在训练时未做中心化
- 解决：重新生成模板数据并验证分布
6.3 时序约束技巧
-
伪路径处理：
tcl复制
set_false_path -from [get_clocks uart_clk] -to [get_clocks sys_clk]这条约束能避免跨时钟域路径被误判为时序违规
-
多周期路径设置：
tcl复制set_multicycle_path -setup 2 -through [get_pins distance_calc/*]对距离计算这种组合逻辑放宽时序要求
7. 扩展思路与进阶方向
虽然当前方案已经能稳定工作，但仍有提升空间：
-
动态阈值调整：
增加光照感知模块，根据图像整体亮度自动调整二值化阈值 -
混合特征方案：
在现有网格特征基础上，增加关键点检测（如交叉点、端点） -
近似最近邻优化：
采用位置敏感哈希(LSH)简化距离计算 -
流水线深度扩展：
将处理流水线从3级扩展到5级，目标频率提升到150MHz
这个项目的魅力在于，它用最原始的硬件描述语言实现了看似应该由软件完成的任务。当我第一次看到FPGA板上的LED显示出正确识别的数字时，那种成就感是调用现成API无法比拟的。或许这就是硬件工程师的浪漫——用与或非门搭建出能"思考"的电路系统。