8bit SAR ADC设计详解：从原理到实践

1. 8bit SAR ADC设计概述

作为一名模拟电路设计工程师，我经常遇到需要快速实现中等精度模数转换的需求。8bit逐次逼近型(SAR)ADC因其结构简单、功耗低、面积小等优势，成为许多嵌入式系统和IoT设备的首选方案。这次分享的是我在入门阶段设计的第三款SAR ADC，采用smic 0.18μm工艺，单端结构，3.3V供电，采样率500kS/s，非常适合新手学习SAR ADC的基本原理和设计方法。

这个设计包含了完整的电路文件和设计文档，虽然没有做动态性能仿真，但各模块(采样保持、比较器、电容DAC等)都有详细的仿真结果。对于想入门ADC设计的工程师来说，这个项目可以让你快速掌握SAR ADC的核心设计要点。下面我将从架构设计、关键模块实现、接口时序到实际应用中的注意事项，全面解析这个8bit SAR ADC的设计过程。

2. 系统架构与设计考量

2.1 整体架构选择

SAR ADC的核心思想是通过二分搜索逐步逼近输入电压值。我选择经典的电容DAC+比较器+SAR逻辑架构，主要基于以下几点考虑：

1. 面积效率：电容阵列结构在8bit分辨率下面积适中，smic 0.18工艺中单位电容20fF即可满足匹配要求，总面积约0.018mm²
2. 功耗平衡：相比流水线ADC，SAR ADC仅在转换期间消耗较大电流(本设计约120μA)，空闲时可降至1μA
3. 速度匹配：500kS/s的采样率对0.18μm工艺来说比较宽松，时序裕度充足

2.2 关键参数确定

在设计初期，需要明确几个核心参数：

• 分辨率：8bit是性价比最佳的选择，DNL/INL控制在±0.5LSB以内即可满足大多数应用
• 采样率：500kS/s适合电机控制、电池监测等场景，也可降频至1kS/s以节省功耗
• 输入范围：0~3.3V单端输入，采用伪差分结构简化设计
• 电源电压：3.3V±10%供电，数字IO兼容1.8V/3.3V电平

提示：新手设计时建议先确定这些基本参数，再开展后续设计，避免后期反复修改。

3. 关键模块设计与实现

3.1 采样保持电路(S/H)

采样保持电路是ADC的第一级，其性能直接影响整体精度。本设计采用栅压自举开关结构，主要特点：

1. 导通电阻：设计值<6Ω，确保在50ns采样窗口内充分建立
2. 保持电容：600fF平衡了kT/C噪声(0.08LSB)和建立速度
3. 非线性：通过仿真验证，在3.3V输入范围内INL<0.1%

实际布局时，采样开关需要特别注意：

• 自举电容的匹配和寄生控制
• 采样节点的屏蔽保护
• 时钟信号的对称布线

3.2 电容DAC阵列

电容阵列是SAR ADC的核心，本设计采用4+4分段桥接结构：

verilog复制// 电容阵列比例关系
Ctotal = 256Cu (Cu=20fF)  
Cmsb = 16Cu (高4位)
Clsb = Cu (低4位)
桥接电容 Cbridge = 16Cu

这种结构的优势在于：

1. 减少总电容面积(相比二进制权重节省约30%)
2. 降低LSB切换时的电荷注入影响
3. 通过Monte Carlo仿真验证，等效单调性达99.7%

3.3 动态比较器设计

比较器采用三级交叉耦合结构，关键指标：

• 失调电压：<0.5mV(3σ)，通过共模反馈优化
• 分辨率：仿真显示可分辨5μV(0.004LSB)
• 功耗管理：动态偏置技术，转换期120μA，空闲期1μA

比较器设计中最容易忽视的是kickback噪声，本设计通过以下方法抑制：

1. 增加隔离缓冲级
2. 优化时钟时序，避免敏感期切换
3. 电源引脚充分去耦

4. 数字控制逻辑实现

4.1 SAR状态机

二进制搜索算法通过8个周期完成转换：

1. 周期1：置位MSB(B7)
2. 周期2-7：依次确定B6-B1
3. 周期8：锁定LSB(B0)

状态机采用单时钟域设计，上升沿触发，避免亚稳态问题。特别加入了2级触发器同步比较器输出，防止毛刺误判。

4.2 接口时序设计

接口信号包括：

• CLK：主时钟(建议5MHz)
• CS：片选(下降沿复位，上升沿输出)
• SDI：配置输入
• D[7:0]：并行输出
• DONE：转换完成标志

典型时序如图：

code复制        ___     ___     ___     ___     ___
CLK  __|   |___|   |___|   |___|   |___|   |__
CS   ‾‾‾‾‾‾‾‾‾‾|_______________________|‾‾‾‾‾
DONE _____________|‾‾‾|_______________________
D    -----------------<结果>-----------------

从CS下降沿到DONE上升沿固定16个CLK周期(采样2+转换8+输出6)

4.3 配置寄存器

通过3-wire接口(SDI/CS/CLK)配置：

• 模式选择：单次/连续转换
• 低功耗：空闲时关闭比较器偏置
• 中断：使能DONE触发IRQ

配置时序示例：

c复制void adc_single_convert() {
    uint8_t cmd = 0b000; // 单次模式
    ADC_CS_LOW();
    spi_shift_3b(cmd);   // 发送配置
    ADC_CS_HIGH();       // 开始转换
    while(!ADC_DONE());  // 等待完成
    return ADC_D_READ(); // 读取结果
}

5. 性能优化与实测结果

5.1 静态性能

在TT工艺角、25°C、3.3V VREF条件下测试：

DNL测试中特别注意码值127-128的跳变，这是分段电容结构的敏感点。

5.2 动态性能

1kHz满幅正弦输入下：

动态测试中发现，输入信号超过0.9*VREF时THD会恶化，建议实际使用时保留10%裕量。

5.3 功耗表现

功耗优化关键点：

1. 动态比较器偏置
2. 电容阵列开关尺寸优化
3. 时钟门控技术

6. 常见问题与解决方案

6.1 比较器失调过大

现象：INL出现>2LSB的跳变
排查：

1. 检查偏置电压是否稳定
2. 测量比较器前仿真和后仿真的失调差异
3. 启用内置5-bit修调寄存器

解决：若后仿失调>1mV，需要重新优化输入对管尺寸和匹配

6.2 电容失配导致DNL超标

现象：特定码值附近DNL>0.5LSB
排查：

1. Monte Carlo仿真查看失配分布
2. 检查电容布局是否满足匹配规则
3. 测试桥接电容的对称性

解决：增加单位电容Cu尺寸，或采用共质心布局

6.3 时序违例

现象：DONE信号偶尔丢失
排查：

1. 检查CLK占空比是否在40-60%范围
2. 测量关键路径延迟
3. 确认电源噪声是否过大

解决：适当降低时钟频率，或优化组合逻辑

7. 应用建议与扩展思考

在实际项目中使用这款SAR ADC时，我有几点经验分享：

1. 参考电压：VREF的噪声和稳定性直接影响ADC性能，建议使用低噪声LDO单独供电，并添加适当去耦电容

2. 输入驱动：源阻抗应远小于采样开关的导通电阻(6Ω)，否则会导致采样不完整。对于高阻信号源，建议添加缓冲器

3. 时钟质量：虽然对jitter要求不如Σ-Δ ADC严格，但仍需保证CLK的上升/下降时间<5ns，避免产生额外功耗

4. 布局要点：

   • 模拟部分(采样开关、电容阵列、比较器)集中布局
   • 数字信号(CLK、CS等)远离敏感模拟节点
   • 电源分区明确，模拟/数字地单点连接

对于想进一步优化设计的同学，可以考虑：

1. 改用差分结构提高抗干扰能力
2. 增加温度传感器和自动校准功能
3. 探索更先进的电容切换算法来降低功耗