8bit 40M采样异步SAR ADC设计实战与优化

1. 项目概述：8bit 40M采样异步SAR ADC设计全记录

去年用SMIC18mmRF工艺完成了一款8bit 40M采样率的异步SAR ADC流片，从电路设计到版图实现再到后仿测试，整个过程踩了不少坑，也积累了不少实战经验。这个项目特别适合想入门SAR ADC设计的工程师，因为整套设计文档和工程文件都整理好了，包括完整的Cadence工程、仿真设置、测试电路和后仿文件，拿到手就能直接跑仿真看效果。

先说说这个ADC的核心指标：

• 分辨率：8bit
• 采样率：40MHz
• 前仿ENOB：7.84（优化后可达7.94）
• 后仿ENOB：7.377
• 工艺：SMIC18mmRF
• 验证状态：DRC/LVS/ANT全过

整个设计采用异步SAR架构，相比同步SAR有几个明显优势：不需要全局时钟同步、功耗更低、速度更快。特别适合中高速中等精度的应用场景，比如视频信号处理、中频采样等。

2. 核心模块设计与实现

2.1 栅压自举开关设计

在SAR ADC中，采样开关的性能直接影响整个系统的线性度。我最初尝试使用普通CMOS传输门作为采样开关，仿真发现THD高达10%以上。问题出在普通CMOS开关的导通电阻会随输入信号变化，导致采样电荷分配不均匀。

解决方案是采用栅压自举开关，其核心原理是通过自举电容将开关管的栅源电压固定，使导通电阻保持恒定。具体实现时需要注意：

1. 自举电容值选择：通过AC仿真观察栅极增益，确保在目标频率范围内接近1。经过多次优化，最终选择100fF的自举电容，在40MHz下仍能保持良好的开关特性。

2. 开关管尺寸：需要折中考虑导通电阻和寄生电容。W/L=10u/0.18u的NMOS管在1.8V供电下，导通电阻约200Ω，同时寄生电容不会显著影响采样精度。

3. 时钟馈通抑制：添加了虚拟开关管来抵消时钟馈通效应，将采样失真控制在1%以内。

我写了个快速检查栅压自举开关性能的Skill脚本：

skill复制;; 栅压自举开关AC仿真检查
procedure(bootstrap_switch_ac_check()
    set_analysis("ac")
    ac_param("start_freq" 10 "stop_freq" 1e9 "num_points" 1000 "scale"