1. 项目概述与背景
在数字图像处理领域，中值滤波是一种经典的非线性滤波技术，特别适用于消除椒盐噪声。与传统的均值滤波不同，中值滤波通过取邻域像素的中值来替代中心像素值，能够更好地保留图像边缘信息。FPGA因其并行处理能力和可重构特性，成为实现实时图像处理的理想平台。
这个项目实现了基于Xilinx Vivado开发环境的Verilog中值滤波算法，处理对象是经典的500×500 Lenna测试图像。项目亮点在于：
- 完整的Verilog流水线架构设计
- 高效的3×3窗口排序网络实现
- Matlab黄金参考模型验证
- 实际工程中遇到的时序问题解决方案
提示：中值滤波的窗口尺寸选择很重要，3×3是最常用的尺寸，既能有效去噪又不会过度模糊图像。更大的窗口（如5×5）虽然去噪效果更好，但会显著增加硬件资源消耗。
2. 系统架构设计
2.1 整体数据流
系统采用典型的流水线结构，数据流如下：
code复制图像输入 → 行缓存 → 3×3窗口生成 → 排序网络 → 中值选择 → 输出
整个设计采用valid-ready握手协议控制数据流动，确保每个时钟周期都能处理一个像素。
2.2 关键模块解析
2.2.1 行缓存模块
行缓存是窗口生成的基础，需要存储两行完整的图像数据。在Verilog中，我们使用二维数组模拟BRAM：
verilog复制reg [7:0] line_buffer[0:2][0:499]; // 三行缓存，每行500像素
always @(posedge clk) begin
if (valid_in) begin
line_buffer[0] <= {pixel_in, line_buffer[0][0:498]}; // 新像素移入
line_buffer[1] <= line_buffer[0]; // 行移位
line_buffer[2] <= line_buffer[1];
end
end
这种设计相当于一个像素移位寄存器，每个时钟周期将新像素推入第一行，同时将旧数据向后传递。综合后，Vivado会自动将其映射到Block RAM资源。
2.2.2 窗口生成模块
当三行数据就绪后，窗口生成模块从每行中提取连续的三个像素，形成3×3窗口：
verilog复制wire [7:0] window [0:8]; // 3×3窗口
assign window[0] = line_buffer[0][col]; // 左上
assign window[1] = line_buffer[0][col+1];// 中上
// ... 其他7个位置类似
注意：边界处理需要特殊考虑。本设计采用镜像填充方式，即复制边缘像素值。
3. 排序网络实现
3.1 奇偶排序算法
完全并行的排序网络需要36个比较器（对9个元素），资源消耗过大。本项目采用改进的奇偶排序网络，仅需25次比较即可得到中值：
verilog复制// 五级排序网络
for (i=0; i<5; i=i+1) begin
// 水平比较
comp_swap(window[0], window[1]);
comp_swap(window[3], window[4]);
comp_swap(window[6], window[7]);
// 垂直比较
comp_swap(window[1], window[4]);
comp_swap(window[2], window[5]);
comp_swap(window[4], window[7]);
comp_swap(window[5], window[8]);
end
comp_swap模块实现简单的比较交换：
verilog复制module comp_swap(input [7:0] a, b, output [7:0] min, max);
assign min = (a < b) ? a : b;
assign max = (a < b) ? b : a;
endmodule
3.2 时序优化技巧
实际实现时发现Vivado会将排序网络优化为组合逻辑，导致时序违例。解决方案是在约束文件中添加：
tcl复制set_property ALLOW_COMBINATORIAL_LOOPS TRUE [get_nets sort_net/*]
同时，将排序过程拆分为多个时钟周期完成，最终将关键路径控制在6ns以内（适用于100MHz时钟）。
4. Matlab验证方法
4.1 黄金参考生成
使用Matlab的medfilt2函数生成标准结果：
matlab复制matlab_out = medfilt2(orig_img, [3 3]);
4.2 结果对比
将FPGA输出保存为二进制文件，在Matlab中读取并计算PSNR：
matlab复制fpga_out = fopen('filtered.bin','r');
diff = abs(fpga_out - matlab_out);
psnr = 10*log10(255^2/mean(diff(:).^2));
disp(['PSNR: ', num2str(psnr)]);
经验值：PSNR>30dB通常表示两者差异不可见；25-30dB可能有轻微差异；<25dB说明实现存在问题。
5. 工程实践中的问题与解决
5.1 有符号数处理问题
初期发现FPGA输出比Matlab结果略模糊，原因是：
- Matlab默认使用有符号数运算
- Verilog中误将中间结果当作无符号数处理
解决方案是在Verilog中明确符号位处理：
verilog复制wire signed [8:0] signed_pixel = {1'b0, pixel_in}; // 扩展符号位
5.2 资源优化方案
当DSP资源紧张时，可采用分位处理策略：
- 将8位像素拆分为高4位和低4位
- 分别进行排序处理
- 最后合并结果
这种方法可节省约40%的逻辑资源，但会增加一倍的时钟周期。
6. 性能评估
在Xilinx Artix-7 FPGA上的实现结果：
| 指标 | 数值 |
|---|---|
| 最大时钟频率 | 120 MHz |
| LUT使用量 | 1,243 |
| BRAM使用量 | 3 |
| 功耗 | 0.8W |
| 处理延迟 | 520时钟周期 |
完整处理一帧500×500图像约需250,000时钟周期，在100MHz时钟下仅需2.5ms，满足实时处理需求。
7. 扩展应用
本设计可进一步优化为：
- 多窗口并行处理：同时处理多个3×3窗口，提升吞吐量
- 可配置窗口尺寸：通过参数化设计支持3×3/5×5等不同尺寸
- 流水线深度优化：增加流水线级数以提高时钟频率
实际部署时发现，在图像边缘区域直接复制边界像素会导致PSNR下降约2dB。改进方案是采用对称填充：
verilog复制// 边界处理改进
assign pixel_pad = (col < 0) ? line_buffer[row][-col] :
(col >= 500) ? line_buffer[row][999-col] :
line_buffer[row][col];
这种处理方式使边缘过渡更自然，PSNR提升至35dB以上。