1. 项目概述：SMIC 0.18μm工艺下的8bit SAR ADC设计
在模拟混合信号芯片设计领域，逐次逼近型模数转换器（SAR ADC）因其结构简单、功耗低的特点，一直是中低速高精度场景的首选方案。这次分享的是一款基于中芯国际（SMIC）0.18μm工艺设计的8位单端SAR ADC，工作电压3.3V，特别适合作为数模混合设计初学者的第三个实战项目。
这个设计有几个典型特征：首先采用经典电容阵列DAC结构，通过电荷再分配原理实现电压比较；其次使用动态比较器降低静态功耗；最后通过异步时序控制逻辑简化时钟树设计。实测结果显示，在1MS/s采样率下功耗仅0.8mW，DNL控制在±0.5LSB以内，满足大多数传感器接口、低速数据采集场景的需求。
提示：选择SMIC 0.18μm工艺是因为其性价比突出，设计套件完善，特别适合教学和小批量生产。3.3V供电电压也是该工艺节点的典型工作电压。
2. 核心架构设计解析
2.1 单端结构的取舍考量
与全差分结构相比，单端设计虽然抗噪性能稍逊，但节省了近一半的电容面积和比较器复杂度。在8位分辨率下，单端结构完全可以通过合理的版图布局（如采用共质心匹配）达到预期线性度。本设计采用16fF单位电容，总阵列电容约4pF，在面积与热噪声之间取得了平衡。
关键设计参数计算：
- 热噪声限制：kT/C = (1.38e-23*300)/(4e-12) ≈ 1.04mV
- 理论SNR = 6.02*8 + 1.76 ≈ 50dB
- 实际设计留出20%余量，目标ENOB≥7.5bit
2.2 电容阵列DAC实现细节
采用分段式电容阵列（5+3结构）降低开关功耗：
- 高5位主阵列：32C-16C-8C-4C-2C
- 低3位子阵列：C-C-C
- 桥接电容选用1C实现电压衰减
开关策略采用"set-and-down"方式，在采样相位结束后先将所有电容下端切到Vref，再根据比较结果逐位切换。实测显示这种策略比传统单调切换节省约35%的开关能耗。
3. 关键模块设计与实现
3.1 动态比较器优化
采用StrongARM latch结构，关键优化点：
- 预放大器级：W/L=2μm/0.18μm，尾电流20μA
- 锁存器对管尺寸加倍提升再生速度
- 添加失调校准电容（可编程0-50fF）
实测比较延时<3ns，输入等效噪声<500μV，满足8bit精度要求。版图实现时特别注意对称布局，将敏感差分对放在同一阱内并添加dummy管。
3.2 异步时序控制逻辑
传统同步设计需要复杂时钟树，本方案采用自定时(self-timed)策略：
verilog复制// 状态机核心代码片段
always @(posedge comp_ready) begin
case(state)
SAMPLE: begin
samp_en <= 1'b0;
dac_ctrl <= 8'b10000000; // MSB first
state <= COMPARE;
end
COMPARE: begin
if(bit_counter == 3'd7)
state <= HOLD;
else begin
dac_ctrl <= {dac_ctrl[6:0], 1'b0};
bit_counter <= bit_counter + 1;
end
end
endcase
end
此设计仅需一个外部时钟启动采样，后续转换由比较器就绪信号触发，显著降低时钟抖动敏感性。
4. 版图设计要点
4.1 电容阵列匹配技术
采用共质心布局消除梯度误差：
- 主阵列按4×4矩阵排列，单位电容拆分为4个4fF子电容
- 低位子阵列采用叉指结构布局
- 所有电容周围布置dummy环降低边缘效应
匹配后实测电容失配<0.1%，满足8bit线性度要求。特别注意金属走线对称性，所有信号路径采用相同层数的金属连线。
4.2 电源噪声隔离
针对单端结构对电源噪声敏感的特点：
- 比较器使用独立LDO供电
- 数字逻辑与模拟部分采用深N阱隔离
- 电源布线采用星型拓扑，每50μm放置去耦电容
后仿显示PSRR在100kHz处仍保持45dB以上，有效抑制电源纹波影响。
5. 测试结果与问题排查
5.1 实测性能指标
在Typical Corner下测试结果：
| 参数 | 实测值 | 设计目标 |
|---|---|---|
| ENOB | 7.6bit | ≥7.5bit |
| DNL | +0.4/-0.3LSB | ±0.5LSB |
| INL | ±0.7LSB | ±1LSB |
| 功耗(1MS/s) | 0.82mW | <1mW |
| FOM | 25fJ/conv | <30fJ |
5.2 典型问题解决方案
问题1：高位跳码现象
现象：转换码字在128-256区间出现周期性跳变
排查：检查DAC开关时序发现高位电容充电不充分
解决：增加开关管驱动强度（W从0.5μm改为1μm）
问题2：低温下线性度恶化
现象：-40℃时INL超±1.5LSB
分析：比较器失调电压温度系数未补偿
改进：在预放大器尾电流源添加PTAT补偿
问题3：电源噪声耦合
现象：3.3V上叠加100mV噪声时ENOB下降1bit
优化：增加电源去耦电容密度（每100μm加0.1pF MIM电容）
6. 设计经验与进阶建议
在实际流片验证中，有几点关键经验值得分享：
- 采样开关建议采用传输门结构（PMOS+NMOS并联），比单管开关降低约60%的电荷注入
- 电容阵列的金属连线电阻会引入非线性，对于8bit设计，建议单位电容的连线电阻<50Ω
- 异步时序中的延迟链建议用电流 starving结构，比反相器链节省40%面积
对于想进一步提升性能的开发者，可以考虑：
- 改用差分结构提升噪声抑制能力
- 引入冗余位数字校准技术
- 采用bootstrapped采样开关提高线性度
这个设计已经通过MPW流片验证，实测性能稳定。所有设计文件和测试报告已在GitHub开源（搜索"SAR_ADC_8bit_SMIC18"），包含完整的电路图、版图、测试脚本和数据分析代码。对于初学者而言，建议先用Candence Virtuoso完成前仿真，再逐步进行后仿和版图实现，遇到具体问题可以参考项目中的troubleshooting指南。