崔庆才丨静觅1. Cortex-M52系统寄存器架构概述
作为Arm最新一代的Cortex-M系列处理器，M52在系统寄存器设计上延续了Armv8-M架构的精髓，同时针对AIoT场景进行了多项增强。处理器内部通过系统控制块(System Control Block)集中管理关键功能，这些寄存器按功能可分为三大类：
- 安全控制寄存器组：包括NSACR、SCR等，负责处理器的安全状态管理和资源访问控制
- 异常处理寄存器组：如SHCSR、SHPR等，管理异常优先级和状态监控
- 系统功能寄存器组：涵盖VTOR、ICTR等，控制向量表、中断等基础功能
重要提示：所有SCB寄存器必须使用对齐的32位访问（除CFSR和SHPR允许字节访问外），非对齐访问会导致总线错误。在安全扩展实现中，多数寄存器都有安全(S)和非安全(NS)两个物理副本。
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2. 非安全访问控制寄存器(NSACR)
2.1 寄存器功能解析
NSACR(地址0xE000ED8C)是安全扩展实现中的关键看门人，它定义了非安全世界对特定资源的访问权限：
c复制typedef struct {
uint32_t cp0_7 : 8; // CP0-CP7协处理器访问权限
uint32_t res1 : 2; // 保留位
uint32_t cp10 : 1; // FPU/MVE访问控制
uint32_t cp11 : 1; // 必须与CP10同值
uint32_t res0 : 20; // 保留位(读为0)
} NSACR_Type;
当安全扩展未实现时，该寄存器读固定为0x00000CFF，此时所有功能对非安全世界开放。
2.2 关键位域详解
CP10/CP11位（位10-11）
这对"双胞胎"位控制浮点单元(FPU)和MVE向量扩展的访问：
- 置0时，非安全状态访问会触发NOCP UsageFault
- 置1时允许非安全访问
- 强制约束：CP11必须与CP10设置相同值，否则行为不可预测
实际工程中，安全固件通常在启动时这样配置：
assembly复制; 允许非安全世界使用FPU/MVE
LDR r0, =0xE000ED8C
LDR r1, [r0]
ORR r1, r1, #(1 << 10) | (1 << 11)
STR r1, [r0]
CP0-CP7位（位0-7）
每个位对应一个协处理器的访问权限：
- 位0控制CP0，依此类推至位7控制CP7
- 某位为1时允许非安全访问对应协处理器
- 如果某协处理器未实现，对应位为RAZ/WI(读为0，写无效)
2.3 使用注意事项
- 安全初始化顺序：应在安全世界完成FPU/MVE初始化后再开放非安全访问权限
- 动态修改风险：运行时修改CP10/CP11可能导致非安全世界FPU上下文丢失
- 协处理器依赖：某些加密协处理器(如CP2)通常永远不向非安全世界开放
- 调试接口影响：即使禁止非安全访问，安全调试器仍可通过SDE接口访问所有资源
3. 系统控制寄存器(SCR)
3.1 寄存器功能定位
SCR(地址0xE000ED10)是低功耗管理的核心枢纽，其位域设计反映了Cortex-M52的电源管理哲学：
c复制typedef struct {
uint32_t res0 : 1; // 保留
uint32_t sleeponexit : 1; // 退出Handler时是否睡眠
uint32_t sleepdeep : 1; // 深度睡眠模式选择
uint32_t sleepdeeps : 1; // 睡眠深度安全锁
uint32_t sevonpend : 1; // 挂起事件唤醒
uint32_t res1 : 27; // 保留
} SCR_Type;
3.2 关键位域解析
SLEEPONEXIT位（位1）
- 行为模式：
- 0：从中断返回Thread模式后继续执行
- 1：立即进入睡眠/深度睡眠
- 典型应用：
c复制// 事件驱动型低功耗应用 void main() { SCR->SLEEPONEXIT = 1; // 启用特性 NVIC_EnableIRQ(WAKEUP_IRQn); __WFE(); // 初始睡眠 // 后续由中断处理事件 }
SLEEPDEEP/SLEEPDEEPS组合（位2-3）
构成