1. 异步SAR ADC设计入门：从电路原理到仿真验证
在模拟IC设计领域，逐次逼近型(SAR) ADC因其结构简单、功耗低的特点，成为中高精度数据转换器的首选方案。最近我在SMIC 0.18μm工艺上完成了一个10位异步SAR ADC的设计，采用上极板采样结构和动态比较器，实测ENOB达到9.2bit@1.2MHz采样率。这个设计特别适合想要理解ADC底层工作原理的工程师，本文将详细拆解关键模块的设计思路和实操经验。
2. 核心架构设计解析
2.1 异步SAR ADC工作原理
与传统同步SAR ADC不同，异步结构省去了全局时钟发生器，每个bit周期由比较器输出直接触发。这种自定时机制带来两个优势：一是避免了过采样带来的时间浪费，二是允许不同bit周期根据信号建立情况动态调整时长。在我们的设计中，转换过程完全由比较结果驱动，当比较器输出翻转时自动触发下一个bit周期。
2.2 上极板采样结构优势
采用上极板采样（Top-Plate Sampling）而非传统的下极板采样，主要出于三点考虑：
- 比较器输入端直接连接采样电容上极板，避免了下极板采样时的电荷注入效应
- 采样开关的时钟馈通噪声被隔离，不会直接影响比较器决策
- 在复位阶段，上下极板可以同时放电，加快建立速度
注意：上极板采样需要特别注意采样开关的导通电阻，过大的Ron会导致采样带宽不足，建议通过瞬态仿真验证采样网络的-3dB带宽是否满足Nyquist频率要求。
3. 关键模块实现细节
3.1 动态锁存比较器设计
异步SAR ADC的性能瓶颈往往在比较器，我们采用动态锁存结构实现高速比较：
verilog复制module dynamic_comp(clk, inp, inn, out);
input clk, inp, inn;
output reg out;
real vdiff;
analog begin
@(cross(V(clk) - 0.6, +1)) begin // 异步时钟过阈值触发
vdiff = V(inp) - V(inn);
out = (vdiff > 1u) ? 1 : 0;
end
end
endmodule
这个Verilog-A模型的关键点在于：
- 使用
cross()函数检测异步时钟过阈值事件，而非固定周期触发 - 1μV的灵敏度设置适合仿真阶段，实际流片需考虑噪声因素调整
- 输出寄存器避免比较结果在锁存阶段抖动
实测中发现，当输入信号接近满量程时，比较器可能连续输出相同结果导致时钟停摆。解决方法是在数字控制逻辑中加入超时复位电路，如果连续5个周期未检测到比较器翻转，则强制结束当前转换周期。
3.2 电容阵列设计与匹配
采用6+4分段电容阵列结构，单位电容值设为20fF：
skill复制cicCreateCell("C_unit" "layout" "MIM"
(list "C" 20f)
(list "W" 2u "L" 2u))
版图实现时的匹配技巧：
- 采用共质心布局减小梯度误差
- 添加dummy电容保证边缘电容一致性
- 单位电容使用MIM结构而非MOS电容，降低电压系数
- 金属走线对称分布，避免寄生电容失配
实测教训：初期未加dummy电容时，INL在512码字处出现3LSB的突跳，通过共质心布局优化后降至0.8LSB以内。
4. 异步时钟生成与校准
4.1 基本延迟链实现
初始设计采用反相器链作为延迟元件，但PVT变化导致时序不稳定：
spice复制Vctrl ctrl 0 dc=0.6
Rdelay 1 2 resistor=100k
Mcal 2 ctrl 0 0 nch W=2u L=0.18u
改进方案是通过MOS管调节延迟，利用控制电压改变导通电阻，补偿工艺偏差。关键设计参数：
- 控制电压范围：0.4V-1.2V
- 延迟调节范围：200ps-1.2ns
- 温度系数：<50ppm/°C
4.2 PVT补偿策略
必须进行全工艺角仿真验证：
- 典型工艺角(TT)：确保基准延迟满足建立时间要求
- 快工艺角(FF)：检查是否会出现时钟竞争
- 慢工艺角(SS)：验证最慢延迟仍能完成bit转换
- 温度范围(-40°C~125°C)：监控延迟变化率
5. 仿真验证与性能优化
5.1 Ocean脚本批量仿真
使用Ocean脚本可大幅提升仿真效率：
ocean复制for(bit 9 0 -1
saveOptions( 'save "V(dac_out)" )
run()
setBit(bit)
)
关键仿真项目：
- 瞬态噪声分析(tran-noise)：验证比较器噪声容限
- 蒙特卡洛分析：评估电容失配影响
- 电源敏感性测试：PSRR指标验证
- 建立时间测量：确保10bit精度下的建立误差<0.5LSB
5.2 实测问题与解决方案
在1MHz采样率下发现第9位比较时出现200ps的回踢噪声(kickback)，解决方法：
- 在比较器前增加源极跟随器作为隔离Buffer
- 优化比较器输入对管的尺寸比例(W/L=2/0.18)
- 添加kickback补偿电容(约5fF)
6. 版图设计与物理实现
6.1 混合信号布局要点
- 模拟/数字电源分离：使用独立LDO供电
- 地隔离：数字部分采用guard ring包围
- 敏感信号屏蔽：比较器输入走线用双层地屏蔽
- 去耦电容：在电源入口放置100pF MOM电容
6.2 寄生参数提取
后仿真必须包含：
- 版图RC提取：确认电容阵列寄生不影响线性度
- 衬底耦合分析：防止数字噪声通过衬底耦合
- 信号完整性检查：关键路径延时验证
7. 实测性能与调试技巧
最终测试结果：
- 电源电压：1.8V
- ENOB：9.2bit @1.2MHz
- 功耗：360μW
- INL：±1.2LSB
- DNL：±0.8LSB
调试过程中总结的三大经验：
- 电源完整性优先：任何性能异常先检查电源纹波
- 分模块验证：先单独测试比较器和DAC线性度
- 渐进式优化：从8bit模式开始调试，逐步提高精度
这个设计虽然简单，但涵盖了SAR ADC的所有关键要素。建议初学者先通过这个架构理解基本原理，再逐步尝试更复杂的设计，如时间交织或噪声整形等技术。对于想进一步优化的工程师，可以考虑采用差分电容阵列或冗余位技术来提升线性度。