1. 交错并联图腾柱PFC技术概述
在电力电子领域，功率因数校正（PFC）技术一直是提升电能质量的关键环节。传统桥式PFC电路虽然成熟可靠，但存在导通损耗大、效率难以突破95%的瓶颈。而图腾柱无桥PFC（Totem Pole Bridgeless PFC）架构通过消除输入整流桥，理论上可将效率提升至98%以上。其中，交错并联（Interleaved）拓扑的引入，进一步解决了单相图腾柱PFC固有的电流纹波大、EMI问题突出的缺陷。
我最早接触这种拓扑是在2018年一个服务器电源项目中，当时客户要求满载效率必须达到钛金级（96%以上）。经过多轮方案对比，最终选择了交错并联图腾柱方案。实测数据显示，在230VAC输入、3kW输出条件下，整机效率达到98.2%，THD<3%，完全碾压传统Boost PFC方案。这种架构的核心优势在于：
- 省去了整流桥的2个二极管导通压降（约1.4V）
- 利用电感电流交错抵消，纹波幅值降低50%
- 开关管可实现ZVS软开关，大幅降低开关损耗
2. 电路拓扑与工作原理详解
2.1 基本图腾柱PFC结构
传统图腾柱PFC由四个开关管组成H桥结构（Q1-Q4），两个慢管（通常为Si MOSFET）工作在工频，两个快管（GaN HEMT或SiC MOSFET）进行高频PWM调制。其独特之处在于：
- 正半周时：Q3常开，Q4高频切换，Q1/Q2构成电流回路
- 负半周时：Q4常开，Q3高频切换，Q2/Q1构成电流回路
- 电流始终只流经2个半导体器件（传统桥式需3个）
关键提示：慢管必须选用体二极管反向恢复特性好的器件，否则在死区时间会产生严重的反向恢复损耗。我们曾因选用普通MOSFET导致效率下降2%，后更换为碳化硅二极管并联方案解决。
2.2 交错并联技术实现
交错并联通过在原有拓扑上增加并联相位（通常为2相），使两路电感电流相位相差180°。具体实现要点：
- 电感设计：两相电感值需严格匹配（偏差<5%），推荐使用耦合电感方案降低体积。某型号采用PQ26磁芯，两绕组各23匝，气隙1.2mm，实测电感量220μH±3%
- 驱动时序：第二相PWM信号需延迟半个开关周期。例如100kHz开关频率时，延迟5μs
- 均流控制：电流采样建议采用LEM霍尔传感器，比采样电阻方案精度高10倍以上
实测数据对比（3kW/230VAC）：
| 参数 | 单相图腾柱 | 交错并联图腾柱 |
|---|---|---|
| 输入电流THD | 8.2% | 3.1% |
| 纹波电流 | 6.8A_pk | 2.1A_pk |
| EMI余量 | 3dB | 10dB |
3. 关键器件选型与损耗分析
3.1 功率器件选型要点
快管选择直接影响整机效率：
- 650V GaN HEMT：适合高频应用（>200kHz），推荐EPC2045或GaN Systems GS66508B
- 1200V SiC MOSFET：适合大功率场景，如Cree C3M0065090D
- 慢管可选超结MOSFET：英飞凌IPW60R041C6性价比突出
以3.6kW设计为例，损耗计算过程：
- 导通损耗：GaN管Rds(on)=50mΩ，电流有效值15A，损耗=15²×0.05=11.25W
- 开关损耗：E_sw=30μJ@400V/15A，100kHz下损耗=30μ×100k=3W
- 二极管损耗：Qrr=35nC，Vf=1.7V，损耗≈1.2W
总损耗约15.45W/相，两相合计30.9W，效率=3600/(3600+30.9)=99.15%（理论值）
3.2 磁性元件设计实战
电感设计需平衡体积与损耗：
- 计算所需电感量：L=(V_in×D)/(ΔI×f_sw)，假设D=0.5, ΔI=20%I_in=2.6A
L=(230×0.5)/(2.6×100k)=442μH（取440μH） - 选择磁芯：PC40材质PQ26/20，AL值=142nH/N²
- 计算匝数：N=√(L/AL)=√(440μ/142n)=55.6→取56匝
- 校验饱和：B_max=(L×I_pk)/(N×A_e)=(440μ×13)/(56×62mm²)=0.28T（安全值）
实测发现，采用三明治绕法（初级-次级-初级）可将漏感控制在0.8%以下，比常规绕法降低60%。
4. 控制算法与数字实现
4.1 平均电流模式控制
数字控制推荐采用以下流程：
- 电压环：外环PI输出作为电流参考幅值
- 电流环：内环PR控制器跟踪正弦参考
- 比例系数Kp=0.5~2
- 谐振系数Kr=50~200
- 谐振频率ω0=2π×50Hz
- 交错同步：通过PWM模块相位偏移功能实现
代码片段（基于STM32F334）：
c复制// 电流环PR控制器实现
void PR_Controller(float err) {
static float z1=0, z2=0;
float Kp=1.2, Kr=80, w0=314;
float Ts=1e-5; // 100kHz采样
z1 = err + (1 - w0*Kr*Ts)*z1 - w0*w0*Ts*z2;
z2 = Ts*err + z2;
output = Kp*err + Kr*z1;
}
4.2 软开关实现技巧
ZVS实现关键点：
- 死区时间设置：GaN器件建议15-30ns，需根据Vds下降时间调整
- 谐振电感选择：通常取1-3μH，可用PCB走线电感实现
- 谷底检测：通过辅助绕组或dV/dt检测电路实现
实测波形显示，当负载>30%时ZVS自然建立，轻载时需加入脉冲宽度调制（burst mode）维持效率。
5. 工程问题与解决方案
5.1 共模EMI抑制
无桥PFC的共模噪声比传统拓扑高20dB，必须采取：
- 共模扼流圈：采用MnZn铁氧体磁环，两绕组完全对称
- Y电容布局：直接连接在输入L/N与直流母线中点之间
- 屏蔽措施：功率器件与散热器间加0.1mm铜箔屏蔽层
某案例整改前后对比：
- 整改前：150kHz处超标12dB
- 整改后：余量6dB（加入CMC+2×2.2nF Y电容）
5.2 电流采样异常处理
常见故障现象及对策：
- 采样毛刺：在采样电阻两端并联100pF+10ΩRC网络
- 零点漂移：每天上电时自动校零（短路输入后读取ADC值）
- 相位偏差：通过FFT分析校准采样延时，通常补偿0.5-2μs
调试中发现，采用差分采样+数字滤波（移动平均+IIR）可将噪声抑制比提升40dB。
6. 测试验证与性能优化
6.1 效率测试方法论
准确测量需注意：
- 功率计选择：建议使用Yokogawa WT1800，精度0.02%
- 探头校准：电流探头需消磁，电压探头阻抗匹配
- 温度控制：在热平衡状态下测量（运行30分钟后读数）
某型号测试数据：
| 负载率 | 效率 | THD |
|---|---|---|
| 20% | 97.8% | 5.2% |
| 50% | 98.6% | 2.8% |
| 100% | 98.1% | 3.5% |
6.2 动态响应优化
提升负载瞬态响应的方法：
- 前馈补偿：检测输入电压变化率，提前调整占空比
- 非线性控制：在电压误差大时切换PI参数
- 数字预测：基于历史数据预测下一周期需求
实测显示，加入前馈控制后，200%-50%负载阶跃的恢复时间从10ms缩短至3ms。