紫光FPGA开发：PCIe DMA与远程升级技术实践

1. 紫光FPGA开发概述

最近在做一个基于紫光Logos2系列FPGA的项目，主要涉及PCIe接口开发、远程升级功能和AXI Bridge接口设计。这几个功能模块在实际应用中非常关键，特别是在需要高速数据传输和远程维护的场景下。

PCIe接口作为现代计算机系统中最重要的高速串行总线之一，在FPGA开发中扮演着数据高速传输的角色。我们项目中需要实现的是通过PCIe DMA将AXI4-Stream接口转换为RAM读写接口，这在视频处理、网络数据包处理等场景中非常实用。

远程升级功能则是FPGA产品化后必不可少的特性。想象一下，当设备部署在现场后，如果发现程序有bug或者需要功能升级，不可能每次都派人去现场烧录，这时候远程升级就显得尤为重要了。

2. PCIe DMA接口设计详解

2.1 PCIe协议版本支持

在我们的设计中，PCIe DMA控制器需要支持多种协议版本和通道配置：

• Gen1 x1/x2/x4
• Gen2 x1/x2/x4

这种多模式支持确保了设计可以适配不同性能需求的场景。Gen1提供2.5GT/s的速率，而Gen2则翻倍到5GT/s。通道数则决定了总带宽，x1是单通道，x4就是四通道。

实际选择协议版本时需要考虑主板兼容性。有些老主板可能不支持Gen2，而有些新设备可能已经支持Gen3甚至Gen4了。

2.2 DMA操作类型实现

我们实现了三种主要的DMA操作类型：

1. DMA读操作(Mrd)：从主机内存读取数据到FPGA
2. DMA写操作(Mwr)：将FPGA数据写入主机内存
3. 1DW PIO(Programmed I/O)：用于小数据量传输

其中DMA传输的数据长度支持4-4096字节（以DW为单位，1DW=4字节）。这个范围覆盖了大多数应用场景，从小的控制命令到大的数据块传输都能支持。

2.3 AXI4-Stream转RAM接口设计

这个转换是项目的核心之一。AXI4-Stream接口的特点是连续数据流，没有地址概念；而RAM接口则需要明确的地址和数据。我们的状态机设计如下：

verilog复制typedef enum reg [2:0] {
    IDLE,               // 空闲状态
    READ_AXI4_STREAM,   // 读取AXI4流数据
    WRITE_RAM           // 写入RAM
} state_t;

状态转换逻辑：

1. 初始在IDLE状态，等待AXI4-Stream有效数据
2. 检测到valid信号后进入READ_AXI4_STREAM状态
3. 数据准备好后进入WRITE_RAM状态写入RAM
4. 完成后返回IDLE状态

这个设计的关键点在于流控信号的正确处理。AXI4-Stream使用valid/ready握手协议，而RAM接口则需要正确处理地址递增和写使能。

3. 远程升级功能实现

3.1 升级方案设计

Logos2系列FPGA支持通过串口进行远程升级，这是通过内置的Bootloader实现的。我们的设计实现了以下功能：

• Flash应用数据流升级
• 回读Flash中的位流
• 支持存储最多三个位流程序（可用于版本回退）

升级过程中特别需要注意的是保持IO口状态不变，这对于工业控制等应用场景至关重要，可以避免升级过程中误动作。

3.2 升级流程详解

典型的远程升级流程如下：

1. 通过串口发送升级命令和验证信息
2. FPGA进入升级模式，擦除目标Flash区域
3. 分块传输新的位流数据
4. 校验数据完整性
5. 更新启动配置

下面是一个简化的Python升级脚本示例：

python复制import serial
import hashlib

def send_upgrade_file(port, baudrate, file_path):
    ser = serial.Serial(port, baudrate, timeout=1)
    
    # 发送升级开始命令
    ser.write(b'UPGRADE_START')
    
    # 读取文件并分块发送
    with open(file_path, 'rb') as f:
        while True:
            chunk = f.read(1024)  # 1KB chunks
            if not chunk:
                break
            ser.write(chunk)
            # 等待ACK
            ack = ser.read(1)
            if ack != b'\x06':
                raise Exception("传输错误")
    
    # 发送结束命令
    ser.write(b'UPGRADE_END')
    ser.close()

实际产品中需要增加更多错误处理和验证机制，比如CRC校验、超时重传等。

4. AXI Bridge接口设计

4.1 桥接原理

AXI Bridge在系统中扮演着协议转换的角色，主要功能包括：

• 地址空间映射
• 时钟域转换
• 数据宽度转换

在我们的设计中，AXI Bridge需要处理从PCIe接口到本地总线的转换，这涉及到多个时钟域的处理。

4.2 关键设计考虑

1. 时钟域交叉(CDC)处理：

   • 使用异步FIFO处理跨时钟域数据
   • 重要控制信号使用握手协议

2. 数据宽度转换：

   • 当两端数据宽度不一致时，需要实现数据打包/解包逻辑
   • 注意字节序问题

3. 地址映射：

   • 实现灵活的地址重映射
   • 支持多个地址窗口配置

5. 开发中的经验分享

5.1 PCIe调试技巧

1. 使用PCIe分析仪捕获链路训练过程，这是排查物理层问题的关键
2. 在FPGA代码中加入调试逻辑，可以实时监测链路状态和数据流
3. 注意TLP包的格式和顺序，特别是对于DMA传输

5.2 远程升级的注意事项

1. 一定要保留至少一个已知良好的版本在Flash中
2. 升级过程中要有看门狗机制，防止升级失败导致设备"变砖"
3. 升级包的签名验证是必须的，防止恶意固件被刷入

5.3 性能优化建议

1. 对于PCIe DMA传输，适当增大Max Payload Size可以提高吞吐量
2. 使用描述符链表方式组织DMA传输，减少CPU干预
3. 在AXI Bridge中实现适当的预取机制可以提高性能

6. 常见问题排查

6.1 PCIe链路无法建立

1. 检查参考时钟是否正常
2. 验证PCIe复位信号时序
3. 检查PCB布线是否符合PCIe规范

6.2 DMA传输速度慢

1. 检查TLP包的效率，避免过多的小包
2. 确认DMA引擎是否支持预取
3. 检查主机端驱动是否配置了合适的Max Payload Size

6.3 远程升级失败

1. 检查串口波特率是否匹配
2. 验证Flash擦除/编程时序
3. 检查升级包的完整性和签名

在实际项目中，我们遇到了一个有趣的问题：在特定温度下PCIe链路会不稳定。后来发现是因为PCB的阻抗控制没做好，温度变化导致阻抗失配。这个案例告诉我们，高速信号设计时一定要严格把控PCB质量。