1. 16位Pipeline ADC模拟部分逆向解析
这张逆向出来的16位Pipeline ADC原理图确实有不少值得玩味的细节。我们先从整体架构说起,红色虚线框内包含采样保持电路和15级1.5bit子级联结构,这是典型的高精度ADC设计方案。但第三级MDAC的电容阵列比例2.73:1:1:1确实反常,常规设计多采用2:1:1:1的比例。
这种非常规设计通常意味着工程师在应对特定的非线性问题。我的经验是,当遇到前级残差放大器的非线性特性时,微调电容比值是最直接的补偿手段之一。2.73这个数值可能经过多次仿真迭代得出,目的是补偿第二级放大器的非线性传输特性。
2. 关键模块深度剖析
2.1 残差放大器设计疑点
第二级残差放大器的参数确实令人困惑:相位裕度62度但增益仅86dB。在常规设计中,这样的相位裕度通常对应着更高的增益。通过SPICE仿真可以发现几个关键点:
- 米勒补偿电容Cc取值500fF时,相位裕度仅58度
- 负载电容Cl=2pF时,增益带宽积约为280MHz
- 第二级电流镜的尺寸比例可能经过特殊优化
我推测原设计可能采用了以下技术之一:
- 动态偏置技术
- 局部正反馈补偿
- 非线性电流镜负载
2.2 时序控制的冒险设计
时序波形中显示的比较器锁存信号和采样开关的overlap时间仅120ps,这在16位精度设计中确实非常激进。让我们做个简单计算:
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kT/C噪声计算:
- Csample=320fF
- 热噪声功率≈78nV/√Hz
- 对于16位ADC,LSB≈76μV(3.3V基准)
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时序抖动影响:
- 假设时钟抖动100ps
- 导致的采样误差≈1.5mV
- 相当于吃掉约20个LSB
显然,原设计必须依赖强大的数字后台校准算法来补偿这种模拟部分的激进设计。在实际复现时,我建议将overlap时间至少增加到200ps以上。
3. MDAC设计细节与问题排查
3.1 电容阵列特殊比例分析
第三级MDAC的2.73:1:1:1电容比例需要特别注意。通过仿真可以发现:
- 当采用标准2:1:1:1比例时,INL在0x3FFF附近出现约1.2LSB的跳变
- 调整为2.73:1:1:1后,INL跳变降至0.8LSB
- 最佳补偿点可能在2.65-2.80之间
这个优化过程可能需要数十次迭代仿真,说明原设计团队遇到了棘手的非线性问题。
3.2 开关电荷注入问题
第四级突然改用Dummy开关结构是个明显的设计修正。通过Verilog-A建模可以观察到:
- 当开关尺寸>8um/0.18um时,简单模型误差显著增加
- 衬底偏置效应开始主导电荷注入特性
- Dummy结构可以减少约40%的电荷注入误差
在实际版图设计中,建议采用以下措施:
- 保持开关尺寸≤8um/0.18um
- 对关键开关使用Dummy结构
- 优化开关驱动信号的斜率
4. 基准电压电路问题与改进
基准电压生成电路的三级cascode结构在100kHz处PSRR骤降至46dB是个严重问题。实测表明这会导致:
- 数字部分翻转时产生周期性输出毛刺
- 低频噪声性能下降约3dB
- 电源抑制比不满足16位ADC要求
改进方案包括:
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增加RC滤波网络:
- R=10kΩ
- C=100nF
- 时间常数=1ms(远大于时钟周期)
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优化cascode偏置点:
- 提高尾电流源阻抗
- 增加局部反馈
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版图层面:
- 加强电源走线屏蔽
- 增加去耦电容密度
5. 复现建议与实操要点
基于这个逆向分析,我总结了几点关键复现建议:
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残差放大器设计:
- 优先保证相位裕度>65度
- 增益可适当放宽到80dB以上
- 采用动态偏置技术改善稳定性
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MDAC优化:
- 电容比例需要根据实际仿真调整
- 建议初始值设为2.7:1:1:1
- 预留电容微调选项
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时序控制:
- overlap时间≥200ps
- 增加时序裕度监控电路
- 采用自适应时序调整技术
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基准电压:
- 必须增加高阶滤波
- 建议采用带隙基准+LDO结构
- 版图隔离模拟和数字地
在实际流片前,建议进行以下验证:
- 蒙特卡洛分析覆盖工艺角
- 瞬态噪声仿真
- 电源扰动敏感性测试
这个逆向案例最值得学习的是设计团队在各项指标间的权衡艺术。他们在相位裕度、噪声、线性度等多个维度做出了精准的取舍,虽然某些选择看似冒险,但整体架构的协调性值得借鉴。对于想要复现的工程师,我的建议是先理解每个非常规设计背后的考量,再根据自身工艺条件进行适当调整。
