1. 项目概述
DR1评估板是一款面向工业控制领域的高性能FPGA开发平台，其PL端（Programmable Logic）开发能力尤为突出。作为一名长期从事嵌入式硬件开发的工程师，我在多个工业自动化项目中都曾使用过这款评估板。今天我将分享三个基础案例的开发经验，重点剖析ADC采集模块的实现细节。
对于刚接触FPGA开发的新手来说，DR1评估板是一个理想的起点。它搭载了安路科技的FPGA芯片，配套完善的开发工具链，支持从简单的LED控制到复杂的数据采集等各种应用场景。在工业现场，这类开发板常被用于设备状态监控、传感器数据采集等关键任务。
2. 开发环境准备
2.1 软件工具安装
开发环境搭建是项目的第一步，也是容易踩坑的环节。根据我的经验，建议严格按照以下步骤操作：
- 安装TD开发工具（版本TD_5.9.1_DR1_2025.1_NL）
- 安装FD工具（版本FD_2025.1_SP1）
- 安装JTAG驱动（AL-LINK-FT-V1.0下载器专用）
注意：务必保持工具版本一致，我曾遇到过因版本不匹配导致的工程无法编译问题。安装路径建议使用默认位置，避免中文或特殊字符。
2.2 硬件连接
硬件连接看似简单，实则暗藏玄机。正确的连接顺序应该是：
- 先连接JTAG下载器到PC
- 再连接JTAG到评估板
- 最后接通电源
这个顺序能有效避免FPGA芯片的意外损坏。我曾在现场调试时因顺序错误导致芯片锁死，不得不返厂维修。
3. 基础案例解析
3.1 LED闪烁案例
3.1.1 实现原理
LED闪烁是最基础的FPGA入门案例，但其中蕴含了几个关键知识点：
- 时钟分频：使用DR1_PHY_OSCDIV原语提供的2MHz时钟
- 计数器设计：通过计数实现0.5s间隔
- GPIO控制：LED状态翻转逻辑
代码核心部分如下：
verilog复制// 时钟分频计数器
reg [19:0] counter;
always @(posedge osc_clk) begin
if(counter == 20'd999_999) begin // 2MHz时钟计数1e6次=0.5s
counter <= 20'd0;
led <= ~led; // LED状态翻转
end else begin
counter <= counter + 1'b1;
end
end
3.1.2 调试技巧
在实际调试中，我发现两个常见问题：
- LED闪烁频率不准：通常是计数器位宽不足导致溢出
- LED完全不亮：检查管脚约束文件(.adc)是否正确绑定
建议先用示波器测量GPIO输出，确认FPGA端信号正常后再排查硬件连接。
3.2 按键控制LED案例
3.2.1 消抖设计
机械按键的抖动问题是嵌入式开发的经典难题。在这个案例中，我们采用状态机+延时计数器的方式实现消抖：
verilog复制// 按键消抖状态机
parameter IDLE = 2'b00;
parameter DEBOUNCE = 2'b01;
parameter PRESSED = 2'b10;
always @(posedge osc_clk) begin
case(state)
IDLE: if(!key) begin
cnt <= 20'd0;
state <= DEBOUNCE;
end
DEBOUNCE: if(!key) begin
if(cnt == 20'd40_000) // 20ms消抖时间
state <= PRESSED;
else
cnt <= cnt + 1'b1;
end else state <= IDLE;
PRESSED: if(key) state <= IDLE;
endcase
end
3.2.2 实际应用建议
在工业环境中，我通常会做以下增强：
- 增加按键长按检测
- 添加按键释放事件处理
- 使用硬件RC滤波辅助消抖
这些改进可以显著提升操作可靠性，特别是在电磁环境复杂的场合。
4. ADC采集模块详解
4.1 硬件架构设计
TL7606P模块采用并行接口设计，支持8通道同步采集。系统框图如下：
| 模块 | 功能描述 |
|---|---|
| PLL IP核 | 生成100MHz工作时钟 |
| 时序控制器 | 产生AD7606控制信号 |
| 数据接口 | 16位并行数据总线 |
| 缓存区 | 采样数据暂存 |
4.2 关键参数计算
采样系统的核心参数关系需要精确计算：
-
采样率计算：
- 主时钟：100MHz
- 分频系数：500（100MHz/200KSPS）
- 实际采样率：100MHz/500=200KSPS
-
电压换算公式：
code复制VIN = CODE × 2^n / VREF 其中： CODE = 采样值（有符号数） n = 16位分辨率 VREF = 10V（±5V量程）
4.3 代码实现解析
4.3.1 时序控制
AD7606的并行接口时序非常关键，以下是核心控制逻辑：
verilog复制// 产生CONVST信号
always @(posedge clk_100m) begin
if(convst_cnt == CONVST_CYCLE - 1) begin
convst_cnt <= 0;
convst <= 1'b0;
end else begin
convst_cnt <= convst_cnt + 1;
if(convst_cnt == CONVST_WIDTH)
convst <= 1'b1;
end
end
4.3.2 数据采集
8通道数据采集采用流水线方式处理：
- CONVST上升沿启动转换
- BUSY信号变低后开始读取
- 依次读取8个通道数据
verilog复制// 数据读取状态机
always @(posedge clk_100m) begin
case(rd_state)
RD_IDLE: if(!busy) begin
rd_state <= RD_CH1;
cs_n <= 1'b0;
end
RD_CH1: begin
ch1_data <= ad_data;
rd_state <= RD_CH2;
end
// 其他通道类似...
endcase
end
4.4 调试经验分享
4.4.1 常见问题排查
在多个项目实践中，我总结出ADC采集的典型问题及解决方法：
| 问题现象 | 可能原因 | 解决方案 |
|---|---|---|
| 数据全零 | 电源未接通 | 检查TL7606P模块供电 |
| 数据跳变大 | 信号地未共地 | 确保评估板与信号源地连接 |
| 波形失真 | 采样时钟不稳定 | 检查PLL配置和布线约束 |
4.4.2 性能优化技巧
- 信号完整性：缩短ADC模块与FPGA的连接距离
- 电源滤波：在ADC电源引脚添加0.1μF去耦电容
- 时钟质量：使用PLL输出的专用时钟网络
5. 工程实践建议
5.1 版本控制策略
FPGA工程建议采用以下目录结构：
code复制/project
/constraints # 管脚约束文件
/hdl # Verilog源代码
/ip # IP核配置
/sim # 仿真文件
使用Git进行版本控制时，要注意：
- 忽略生成文件（如.bit、.bin）
- 提交IP核的.tcl配置脚本
- 记录约束文件的变更原因
5.2 测试方法论
我习惯采用分层验证策略：
- 模块级仿真：使用ModelSim验证单个模块功能
- 系统级测试：实际加载到评估板测试
- 长期稳定性测试：连续运行24小时检查异常
对于ADC这类模拟电路，建议制作测试夹具，方便重复验证。
6. 进阶开发方向
掌握了基础案例后，可以尝试以下扩展：
- 添加DMA传输：提高数据吞吐量
- 实现数字滤波：在FPGA内完成信号处理
- 开发自定义IP核：封装常用功能模块
- 结合PS端：构建SoC系统
我在某个风机监控项目中，就曾基于这个ADC模块开发了振动分析算法，实现了故障预警功能。FPGA的并行处理能力非常适合这类实时性要求高的应用。