1. SPI从机接收模块设计与实现
在嵌入式系统和FPGA开发中，SPI（Serial Peripheral Interface）是最常用的同步串行通信协议之一。今天我要分享的是一个精简高效的SPI从机接收模块的Verilog实现，这个模块已经在我参与的多个传感器接口项目中稳定运行。
1.1 SPI协议基础回顾
SPI协议采用主从架构，包含四根信号线：
- SCLK：串行时钟（由主设备产生）
- MOSI：主设备输出从设备输入
- MISO：主设备输入从设备输出
- CS/SS：片选信号（低电平有效）
我们这个模块专注于实现从机接收功能，支持以下特性：
- 独立处理8位命令和16位数据
- MSB（最高有效位）优先传输
- 标准SPI模式（CPOL=0，CPHA=0）
- 双通道独立片选（cs_cmd和cs_data）
1.2 模块接口定义
verilog复制module SPI (
// 输入端口
input cs_cmd, // 命令通道片选（低有效）
input cs_data, // 数据通道片选（低有效）
input sck, // SPI时钟
input mosi, // 主设备输出数据线
// 输出端口
output reg [7:0] rxd_cmd, // 接收到的命令
output reg [15:0] rxd_data, // 接收到的数据
output reg rxd_ok_cmd, // 命令接收完成标志
output reg rxd_ok_data // 数据接收完成标志
);
2. 核心设计解析
2.1 命令接收状态机
命令接收部分采用Verilog状态机实现，这是数字电路设计中非常经典的实现方式。状态机的设计要点包括：
verilog复制parameter LENGTH_CMD = 8; // 命令长度为8位
reg [7:0] rxd_state_cmd; // 接收状态计数器
always @(posedge sck, posedge cs_cmd) begin
if (cs_cmd) begin
// 片选无效时复位状态
rxd_ok_cmd <= 0;
rxd_state_cmd <= 0;
end
else begin
case (rxd_state_cmd)
0: begin rxd_cmd[7] <= mosi; rxd_state_cmd <= 1; end
1: begin rxd_cmd[6] <= mosi; rxd_state_cmd <= 2; end
// ... 中间状态省略
7: begin
rxd_cmd[0] <= mosi;
rxd_ok_cmd <= 1; // 接收完成标志
rxd_state_cmd <= 0;
end
default: ;
endcase
end
end
这个设计有几个关键点值得注意：
- 双触发条件：状态机同时在sck上升沿和cs_cmd上升沿触发，确保片选无效时能及时复位
- 展开式状态机：虽然代码量稍大，但在FPGA中综合效率更高
- MSB优先处理：从最高位(bit7)开始依次接收到位0
2.2 数据接收通道设计
数据接收部分与命令接收类似，但扩展到16位：
verilog复制reg [7:0] rxd_state_data; // 16位需要4位计数器，这里用8位简化
always @(posedge sck, posedge cs_data) begin
if (cs_data) begin
rxd_ok_data <= 0;
rxd_state_data <= 0;
end
else begin
case (rxd_state_data)
0: begin rxd_data[15] <= mosi; rxd_state_data <= 1; end
1: begin rxd_data[14] <= mosi; rxd_state_data <= 2; end
// ... 中间状态省略
15: begin
rxd_data[0] <= mosi;
rxd_ok_data <= 1;
rxd_state_data <= 0;
end
default: ;
endcase
end
end
3. 设计优化与调试技巧
3.1 实际项目中的改进建议
在原始代码基础上，我通常会做以下优化：
- 状态寄存器优化：
verilog复制// 原代码使用8位寄存器，实际只需要4位(16状态)
reg [3:0] rxd_state_data; // 节省FPGA资源
- 添加异步复位：
verilog复制always @(posedge sck, posedge cs_data, posedge reset) begin
if (reset) begin
rxd_data <= 16'h0000;
rxd_state_data <= 0;
rxd_ok_data <= 0;
end
// ... 原有逻辑
end
- 增加超时检测（防止主设备异常）：
verilog复制reg [7:0] timeout_counter;
always @(posedge clk) begin
if (!cs_data) begin
if (timeout_counter == 8'hFF) begin
// 触发超时处理
end
else begin
timeout_counter <= timeout_counter + 1;
end
end
else begin
timeout_counter <= 0;
end
end
3.2 调试经验分享
在调试SPI接口时，我总结出以下实用技巧：
-
逻辑分析仪配置：
- 采样率至少为SCLK频率的4倍
- 触发条件设为CS下降沿
- 分组显示信号（SCLK、MOSI、MISO、CS）
-
常见问题排查表：
| 现象 | 可能原因 | 解决方案 |
|---|---|---|
| 接收数据错位 | CPOL/CPHA模式不匹配 | 检查主从设备模式设置 |
| 只能接收部分位 | 状态机未正确复位 | 检查CS信号连接和极性 |
| 随机数据错误 | 时序违例 | 降低SCLK频率或添加约束 |
| 标志信号不触发 | 位计数错误 | 检查状态机跳转条件 |
- 仿真测试建议：
verilog复制initial begin
// 初始化
cs_cmd = 1; cs_data = 1; sck = 0; mosi = 0;
#100;
// 模拟命令传输
cs_cmd = 0;
for (i=7; i>=0; i=i-1) begin
#10 sck = 0; mosi = command_data[i];
#10 sck = 1;
end
cs_cmd = 1;
// 检查接收结果
if (rxd_cmd !== command_data) begin
$display("Error: Command mismatch");
end
end
4. 性能优化与扩展
4.1 时序优化技巧
对于高速SPI接口（>10MHz），需要特别注意时序约束：
- 添加输出寄存器：
verilog复制// 优化前（组合输出）
assign rxd_ok_cmd = (rxd_state_cmd == 7);
// 优化后（寄存器输出）
always @(posedge clk) begin
rxd_ok_cmd_reg <= (rxd_state_cmd == 7);
end
- 时钟域交叉处理：
verilog复制// 两级同步器防止亚稳态
reg rxd_ok_cmd_sync1, rxd_ok_cmd_sync2;
always @(posedge sys_clk) begin
rxd_ok_cmd_sync1 <= rxd_ok_cmd;
rxd_ok_cmd_sync2 <= rxd_ok_cmd_sync1;
end
4.2 功能扩展建议
根据项目需求，可以考虑以下扩展：
- 支持可变长度：
verilog复制parameter CMD_LENGTH = 8;
parameter DATA_LENGTH = 16;
// 使用时修改参数即可
- 添加CRC校验：
verilog复制// 计算CRC-8
function [7:0] crc8;
input [15:0] data;
begin
// CRC计算逻辑
end
endfunction
// 在接收完成后校验
if (crc8(rxd_data) != received_crc) begin
crc_error <= 1;
end
- 多从机支持：
verilog复制// 使用3-8译码器生成多个CS信号
wire [7:0] cs_n;
decoder_3to8 u_decoder (
.addr(sel_addr),
.en(1'b1),
.y(cs_n)
);
5. 实际应用案例
5.1 传感器数据采集系统
在我们的环境监测系统中，使用该SPI模块连接多个传感器：
-
硬件连接：
- FPGA作为SPI主设备
- 温湿度传感器(SHT3x)作为从设备
- 使用CS_cmd发送配置命令
- 使用CS_data读取传感器数据
-
工作流程：
verilog复制// 发送测量命令
cs_cmd = 0;
send_spi_byte(8'h2C); // SHT3x测量命令
cs_cmd = 1;
// 等待测量完成
delay_ms(15);
// 读取数据
cs_data = 0;
for (i=0; i<3; i++) begin
rxd_data[15:8] = read_spi_byte();
rxd_data[7:0] = read_spi_byte();
// 处理数据...
end
cs_data = 1;
5.2 性能实测数据
在不同FPGA平台上的资源占用情况：
| FPGA型号 | 逻辑单元(LUT) | 寄存器(FF) | 最大时钟频率 |
|---|---|---|---|
| Xilinx Spartan-6 | 42 | 32 | 50MHz |
| Intel Cyclone IV | 38 | 30 | 45MHz |
| Lattice iCE40 | 45 | 35 | 30MHz |
6. 进阶学习路径
6.1 推荐学习资源
根据我的经验，以下资源对掌握SPI和FPGA开发最有帮助：
-
书籍：
- 《FPGA Prototyping by Verilog Examples》 - 包含完整SPI项目
- 《数字设计实战指南》 - 深入讲解状态机设计
-
在线课程：
- Coursera "FPGA Design for Embedded Systems"
- Udemy "Verilog for FPGA Design"
-
开发板：
- Digilent Basys3（适合初学者）
- Terasic DE10-Nano（集成ARM处理器）
6.2 项目实践建议
建议按照以下路线逐步提升：
-
基础阶段（1-2周）：
- 实现基本的SPI从机接收
- 用逻辑分析仪验证时序
-
中级阶段（2-3周）：
- 添加发送功能（MISO）
- 支持多种SPI模式（CPOL/CPHA）
-
高级阶段（1个月+）：
- 实现DMA传输
- 添加错误检测和恢复机制
- 集成到SoC系统中
在实现过程中，我强烈建议使用版本控制（如Git）管理代码，并养成写测试用例的习惯。SPI接口的稳定性对系统可靠性至关重要，前期充分的验证可以避免后期大量调试工作。