1. 项目概述与核心价值
在精密测距和时间测量领域，时间数字转换器（TDC）是实现皮秒级时间分辨率的关键器件。本项目基于Xilinx Artix-7系列XC7A35T FPGA平台，创新性地利用其内置的Carry4进位链资源，构建了一套分辨率达71.4ps的高精度TDC系统。这个指标意味着系统能够区分相隔仅71.4皮秒的两个事件——相当于光在真空中仅传播21.4毫米所需的时间。
TOF（Time of Flight）测距是本设计的典型应用场景。其原理是通过测量激光脉冲从发射到接收的时间差来计算距离。假设系统需要达到1cm的测距精度，对应的时间测量精度要求约为66.7ps（光速3×10^8m/s）。本设计的71.4ps分辨率完全满足这一需求，且相比传统TDC方案具有显著优势：
- 硬件成本优化：利用FPGA原生进位链资源，无需外置专用TDC芯片
- 灵活性提升：通过Verilog/VHDL可编程配置，适应不同测量场景
- 系统集成度：在同一芯片上实现信号处理、数据通信等完整功能链
2. 系统架构设计解析
2.1 整体架构框图
系统采用分层模块化设计，核心由四个功能模块构成：
code复制┌─────────────┐ ┌──────────────────┐ ┌─────────────────┐ ┌──────────────┐
│ 时钟管理模块 │───▶│ TDC核心运算模块 │───▶│ 数据传输模块 │───▶│ 外部设备接口 │
└─────────────┘ └──────────────────┘ └─────────────────┘ └──────────────┘
▲ ▲ ▲
│ │ │
┌─────────────┐ ┌──────────────────┐ ┌─────────────────┐
│ 50MHz晶振 │ │ Carry4延迟链网络 │ │ 协议转换逻辑 │
└─────────────┘ └──────────────────┘ └─────────────────┘
2.2 关键器件选型依据
选择XC7A35T-FGG484-2作为硬件平台主要基于三点考量：
- Carry4资源密度：该器件包含520个Carry4单元，每个Carry4提供4级进位链，可构建足够长的延迟链
- 时钟管理能力：内置MMCM/PLL模块支持精细时钟调节
- I/O性能：支持LVDS等高速接口，满足数据传输需求
实际测试表明，在-2速度等级下，Carry4单元延迟标准差<5ps，具有良好的工艺一致性
3. 核心模块实现细节
3.1 时钟管理模块（clk_wiz_0）
3.1.1 MMCM配置策略
时钟模块采用Xilinx MMCME2_ADV IP核实现，其配置遵循三个原则：
- 低抖动优先：选择ZHOLD补偿模式，实测相位抖动<15ps RMS
- 整数分频比：CLKOUT0_DIVIDE尽量取整数值以避免分频误差
- 频率余量：目标频率预留10%裕量应对PVT波动
典型配置参数示例：
verilog复制module clk_wiz_0 (
input clk_in1, // 50MHz输入
output clk_out1, // 212MHz输出
output locked
);
MMCME2_ADV #(
.CLKFBOUT_MULT_F(26.5),
.CLKOUT0_DIVIDE_F(6.25),
.CLKIN1_PERIOD(20.0)
) mmcm_inst (
.CLKFBIN(clkfb),
.CLKFBOUT(clkfb),
.CLKOUT0(clk_out1_unbuf),
.LOCKED(locked)
);
BUFG clkout1_buf (.I(clk_out1_unbuf), .O(clk_out1));
endmodule
3.1.2 时钟树综合要点
- 全局时钟缓冲：所有时钟输出必须经BUFG驱动
- 时钟约束：需在XDC中添加如下约束：
tcl复制create_clock -period 20.000 -name clk_in1 [get_ports clk_in1] set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_in1_IBUF] - 跨时钟域处理：对异步复位信号需做同步化处理：
verilog复制reg [2:0] reset_sync; always @(posedge clk_out1 or posedge reset) begin if(reset) reset_sync <= 3'b111; else reset_sync <= {reset_sync[1:0], 1'b0}; end
3.2 TDC核心运算模块
3.2.1 Carry4延迟链设计
Carry4是Xilinx 7系列FPGA中的专用进位逻辑，其延迟特性非常稳定。每个Carry4包含4个进位单元(CIN->COUT)，实测每级延迟约71.4ps（温度系数<0.5ps/°C）。
延迟链实现代码关键片段：
verilog复制genvar i;
generate
for(i=0; i<50; i=i+1) begin : delay_chain
CARRY4 carry4_inst (
.CO(Trig_TDC[i+1]),
.CI(i==0 ? start_pulse : Trig_TDC[i]),
.CYINIT(1'b0),
.DI(4'b0),
.S(4'b1111)
);
end
endgenerate
3.2.2 相位计算算法
采用"游标卡尺"原理实现高精度测量：
- 粗计数：用系统时钟计数整数周期（Counter_Value）
- 细测量：通过延迟链捕捉信号相位（Phase_Value）
相位解码逻辑采用优先级编码器实现：
verilog复制always @(*) begin
casez(sampled_phase)
50'b1????????????????????????????????????????????????? : phase = 6'd0;
50'b01???????????????????????????????????????????????? : phase = 6'd1;
// ... 其他模式匹配
default : phase = 6'd63;
endcase
end
3.3 数据传输模块
3.3.1 数据打包协议
设计自定义协议帧结构：
code复制| 同步头(0xA5) | 计数器值(8bit) | 相位值(6bit) | 校验和(2bit) |
传输状态机实现：
verilog复制typedef enum {
IDLE,
SEND_SYNC,
SEND_COUNTER,
SEND_PHASE,
SEND_CRC
} tx_state_t;
always @(posedge clk) begin
case(state)
IDLE: if(valid_flag) begin
tx_data <= 8'hA5;
state <= SEND_SYNC;
end
SEND_SYNC: begin
tx_data <= counter_value;
state <= SEND_COUNTER;
end
// 其他状态转移...
endcase
end
4. 系统集成与调试
4.1 关键时序约束
- 输入延迟约束：
tcl复制set_input_delay -clock [get_clocks sys_clk] -max 2.0 [get_ports Trig_TDC*] - 跨时钟域约束：
tcl复制
set_false_path -from [get_clocks clk_50m] -to [get_clocks clk_212m]
4.2 校准流程
-
延迟链校准：
- 注入已知时间间隔的测试脉冲
- 测量各Carry4级联的实际延迟
- 计算校正系数存入LUT
-
温度补偿：
verilog复制always @(posedge temp_sample_clk) begin temp_comp <= lookup_table[temp_sensor]; end
4.3 实测性能数据
测试条件：室温25°C，VCCINT=1.0V
| 指标 | 测量值 |
|---|---|
| 分辨率 | 71.4ps |
| 微分非线性(DNL) | ±0.3LSB |
| 积分非线性(INL) | ±1.2LSB |
| 测量范围 | 0-18.2ns |
| 功耗 | 1.8W |
5. 工程实践要点
5.1 布局布线策略
- Carry4位置约束：
tcl复制set_property LOC CARRY4_X0Y10 [get_cells carry4_inst[0].carry4_inst] set_property BEL CARRY4 [get_cells carry4_inst[0].carry4_inst] - 时钟区域规划：
tcl复制
set_property CLOCK_REGION X0Y1 [get_cells counter_tdc]
5.2 电源完整性设计
- 使用独立的电源平面为Carry4电路供电
- 每个电源引脚布置0.1μF+10μF去耦电容
- 建议电源纹波<30mVpp
5.3 常见问题排查
-
测量跳变问题：
- 现象：相邻测量值出现±2LSB跳变
- 对策：增加延迟链采样保持寄存器级数
-
温度漂移补偿：
- 每10°C需重新校准一次延迟参数
- 建议内置温度传感器进行实时补偿
-
时钟抖动抑���：
verilog复制// 添加抖动滤波器 reg [7:0] jitter_filter; always @(posedge clk) begin jitter_filter <= {jitter_filter[6:0], raw_phase}; if(&jitter_filter[7:4] || !(|jitter_filter[7:4])) stable_phase <= jitter_filter[7]; end
6. 应用场景扩展
6.1 多通道TDC系统
通过复用Carry4资源，可扩展为8通道TDC：
verilog复制genvar ch;
generate
for(ch=0; ch<8; ch=ch+1) begin : multi_ch
tdc_core #(.CH_ID(ch)) tdc_inst (
.clk(sys_clk),
.trig(trig_in[ch]),
.data_out(data_bus[ch*14+:14])
);
end
endgenerate
6.2 激光雷达集成方案
典型LIDAR系统集成架构：
code复制┌─────────────┐ ┌─────────────┐ ┌─────────────┐
│ 激光驱动器 │───▶│ 光电探测器 │───▶│ TDC模块 │
└─────────────┘ └─────────────┘ └─────────────┘
▲ │
│ ▼
┌─────────────┐ ┌─────────────┐
│ 光学系统 │ │ 点云处理器 │
└─────────────┘ └─────────────┘
6.3 性能优化方向
-
延迟链增强：
- 采用CARRY8（UltraScale+器件）
- 结合LUT6作为精细延迟单元
-
数字校准算法：
matlab复制% 最小二乘法延迟校正 A = [ones(N,1), (1:N)']; b = measured_phase'; x = A\b; corrected_phase = round((measured_phase - x(1))/x(2)); -
动态重配置：
verilog复制always @(posedge update_clk) begin if(calib_en) begin mmcm_drp_write(addr, data); end end
在实际项目部署中，我们发现在工业现场环境下，为Carry4电路单独增加屏蔽罩可降低外部电磁干扰导致的测量偏差约15%。同时建议定期（建议每24小时）执行一次自动校准流程，以维持最佳测量精度。