8bit SAR ADC电路设计入门与实战解析

1. 项目概述：8bit SAR ADC电路设计入门

这个8bit逐次逼近型SAR ADC电路是我入门模拟集成电路设计时期的第三个实战项目，特别适合刚接触ADC设计的新手练手。相比前两个实验性质的ADC设计，这次我采用了更完整的电路结构，从比较器、电容阵列到逐次逼近逻辑全部自主实现，最终在0.18μm工艺下实现了5MS/s的采样率，DNL控制在±0.5LSB以内。

SAR ADC因其结构简单、功耗低的特性，一直是中低速高精度ADC的主流架构。我在设计过程中特别注重模块化实现——将整个系统拆分为采样保持、比较器、DAC电容阵列和SAR逻辑控制四个核心模块，每个模块都保留了充足的调试接口。这种设计方式不仅降低了学习门槛，也让后续性能优化变得更有针对性。

提示：新手建议从8bit起步，10bit以上设计需要考虑更多的匹配和噪声问题

2. 核心电路模块详解

2.1 电容式DAC阵列设计

采用经典的二进制加权电容结构，单位电容取值为200fF。这个值需要权衡kT/C噪声和面积开销——经过计算，200fF在1.8V供电下理论噪声为0.3mV，满足8bit精度要求（LSB=7mV）。实际版图布局时，我使用了共质心结构来改善匹配性：

code复制C7 C6 C5 C4 C3 C2 C1 C0  <- MSB到LSB
C0 C1 C2 C3 C4 C5 C6 C7  <- 镜像对称

关键设计参数：

• 单位电容：MOM电容 200fF
• 开关尺寸：2μm/0.18μm NMOS
• 寄生电容补偿：添加dummy电容

2.2 动态比较器设计

选用两级动态比较器结构，第一级预放大增益设为4倍，第二级锁存器采用交叉耦合对管。比较器偏置电流需要特别关注：

1. 计算噪声要求：8bit精度需要比较器噪声<1/4 LSB ≈ 1.75mV
2. 根据gm/Id方法确定晶体管工作区
3. 最终确定尾电流为20μA

实测比较器延迟约3ns，满足5MS/s时序要求。调试时发现，比较器失调对DNL影响显著，后期通过增加输入对管面积（W/L=10μm/0.5μm）将失调电压控制在2mV以内。

2.3 逐次逼近逻辑实现

用Verilog编写了8周期状态机，关键时序约束：

• 采样相位：4ns
• 比较相位：6ns
• DAC稳定时间