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8位SAR ADC设计详解：从原理到实现

赵大忽悠

1. 8bit SAR ADC设计概述

这个8位逐次逼近型模数转换器(SAR ADC)采用smic 0.18μm工艺设计，是我在模拟电路学习阶段的第三个实践项目。它采用经典的单端结构，3.3V单电源供电，采样率500kS/s，非常适合初学者理解ADC的基本工作原理。整个设计包含完整的电路文件和设计文档，从采样保持电路到比较器、电容DAC阵列等核心模块都进行了单独仿真验证。

提示：SAR ADC是入门模拟电路设计的绝佳选择，它的结构相对简单但包含了模拟电路设计的核心要素 - 采样、比较、数字控制逻辑等。

这个设计虽然未做完整的动态性能仿真，但各模块的直流特性和瞬态响应都经过了仔细验证。作为教学项目，它舍弃了一些高性能ADC中常见的复杂技术(如校准、冗余位等)，专注于展示SAR ADC的基本工作原理。

2. 系统架构与工作原理

2.1 整体架构解析

这个8位SAR ADC采用典型的逐次逼近架构，主要包含以下几个关键模块：

  1. 采样保持电路(S/H)
  2. 电容型DAC阵列(CDAC)
  3. 动态比较器
  4. 逐次逼近寄存器(SAR逻辑)
  5. 时钟与时序控制电路

信号流是这样的：模拟输入首先被采样保持电路捕获，然后与DAC输出的电压进行比较。SAR逻辑根据比较结果逐步调整DAC的输出，经过8次比较后得到最终的8位数字输出。

2.2 逐次逼近的工作原理

SAR ADC的核心是"二分搜索"算法：

  1. 首先置最高位(MSB)为1，其他位为0，生成中间电压V_DAC
  2. 比较V_DAC与输入电压V_IN
  3. 根据比较结果决定MSB保留还是清零
  4. 对下一位重复这个过程，直到最低位(LSB)

对于8位ADC，这个过程需要8个时钟周期完成。这种方法的优点是转换时间固定，容易与数字系统同步。

3. 关键电路模块设计

3.1 采样保持电路

本设计采用栅压自举开关技术，主要特点：

  • 导通电阻Ron<6Ω(在3.3V供电下)
  • 采样窗口最小50ns(对应500kS/s采样率)
  • 保持电容600fF，kT/C噪声约0.08LSB

栅压自举开关的设计要点：

  1. 自举电容值需要仔细选择，太大影响速度，太小自举效果不足
  2. 开关管的宽长比要在速度和电荷注入间折中
  3. 需要确保自举电路在全部输入范围内正常工作

注意：采样开关是ADC动态性能的关键，设计时要特别注意时钟馈通和电荷注入效应。

3.2 电容DAC阵列

采用4+4分段结构，桥接电容实现：

  • 单位电容Cu=20fF
  • 总电容约5pF(包括桥接电容)
  • 建立时间<25ns(3.3V,55°C)

分段电容阵列的优势：

  1. 减少总电容面积(相比二进制加权)
  2. 降低对电容匹配精度的要求
  3. 桥接电容可以优化DNL性能

电容匹配是DAC精度的关键，版图设计时要采用共质心等匹配技术。

3.3 动态比较器

三级交叉耦合结构，主要参数：

  • 输入失调<0.5mV(3σ)
  • 最小可分辨电压5μV(约0.004LSB)
  • 功耗：转换期120μA，空闲期1μA

动态比较器设计考虑：

  1. 预放大级增益要足够降低kickback噪声
  2. 锁存级需要优化再生速度
  3. 失调主要来自输入对管失配

4. 数字控制逻辑设计

4.1 SAR状态机

采用简单的二进制搜索算法：

  • 固定8周期完成转换
  • 每个周期处理1位
  • 中间结果不回读(安全性考虑)

状态机实现要点：

  1. 使用移位寄存器实现位选择
  2. 比较结果锁存时序要严格
  3. 需要毛刺滤波(本设计采用2级触发器同步)

4.2 接口与时序

提供以下接口信号：

  • CLK：主时钟(建议5MHz)
  • CS：片选(下降沿复位，上升沿输出)
  • SDI：配置输入
  • D[7:0]：8位并行输出
  • DONE：转换完成标志

典型时序：

  1. CS下降沿启动转换
  2. 2个时钟周期采样
  3. 8个时钟周期逐次逼近
  4. 6个时钟周期数据建立
  5. CS上升沿输出数据

5. 性能评估与实测结果

5.1 静态性能

在TT工艺角，25°C，VREF=3.3V条件下：

  • DNL：+0.25/-0.28LSB(最大±0.5LSB)
  • INL：+0.35/-0.40LSB(最大±0.8LSB)
  • 保证单调性(无失码)

静态性能测试方法：

  1. 使用高精度电压源输入斜坡信号
  2. 统计每个码字的出现频率
  3. 计算DNL和INL

5.2 动态性能

1kHz满幅正弦输入时：

  • SNR：49.2dB
  • THD：-58dB
  • ENOB：7.8位

功耗表现：

  • 500kS/s时：0.65mW(典型)
  • 休眠模式：1.2μA

6. 设计经验与注意事项

6.1 新手常见问题

  1. 采样开关设计不当导致失真

    • 解决方案：使用栅压自举技术，优化开关尺寸

  2. 电容DAC建立不充分

    • 解决方案：增加建立时间或优化比较器时序

  3. 比较器失调过大

    • 解决方案：采用预放大或动态失调消除技术

6.2 版图设计要点

  1. 电容阵列要严格匹配

    • 使用共质心布局
    • 添加dummy电容

  2. 模拟和数字部分隔离

    • 分开供电
    • 添加保护环

  3. 时钟路径对称

    • 减少时序偏差

6.3 测试建议

  1. 先验证各模块功能

    • 单独测试采样保持、比较器等

  2. 静态测试使用慢速斜坡

    • 确保充分采样每个码字

  3. 动态测试注意信号源质量

    • 使用低失真信号发生器

7. 扩展与改进方向

这个基础设计可以进一步优化：

  1. 增加校准电路

    • 修调比较器失调
    • 改善线性度

  2. 采用差分结构

    • 提高抗干扰能力
    • 改善偶数次谐波

  3. 优化功耗

    • 电源门控
    • 动态偏置

  4. 提高速度

    • 异步时序控制
    • 优化比较器速度

对于想深入学习的同学，建议下一步可以：

  1. 研究更先进的采样开关技术
  2. 了解冗余位算法
  3. 尝试噪声整形技术
  4. 实现片内参考电压源

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