PSDL自动化：提升电源网格设计效率的关键技术

1. 从GUI手动画线到PSDL自动化：电源网格设计的效率革命

作为一名在数字后端领域摸爬滚打多年的工程师，我至今记得第一次用传统方法画电源网格的痛苦经历。那是2018年一个流片前的深夜，我在Innovus GUI里机械地点击"Add Stripe"，设置M5、M6层的宽度、间距和偏移量，眼睛盯着密密麻麻的网格线，生怕一个参数设错导致整个电源网络短路。凌晨三点，当我终于完成最后一个模块的电源规划时，突然接到架构调整的通知——芯片面积要扩大15%。那一刻，我几乎崩溃，因为这意味着所有手动设置的参数都要重新计算和调整。

正是这种切肤之痛，让我在发现PSDL（Power Structure Description Language）时如获至宝。PSDL本质上是一种领域特定语言（DSL），它用结构化的文本描述整个芯片的电源网络布局规则。与GUI操作相比，PSDL文件就像给工具下达的一份精确"施工蓝图"，不仅避免了手动操作的低效和错误，更带来了三个维度的提升：

版本控制友好性：.psdl是纯文本文件，可以轻松纳入Git等版本管理系统。每次修改都有清晰记录，团队成员可以方便地查看历史变更，彻底告别"谁动了我的电源网格"的混乱局面。

设计复用性：通过参数化设计，同一套PSDL模板只需调整少量参数（如offset、step等）就能适配不同尺寸的芯片模块。我在最近的一个项目中，将同一个PSDL文件复用于三个不同规模的Arm核设计，节省了约80%的电源规划时间。

规则显式化：所有层间对齐规则、电源网络连接关系都白纸黑字写在文件里，工具严格按照定义执行。这消除了人工计算偏移量时的隐性错误，特别是在处理高层金属（如M7/M8）的复杂堆叠时优势尤为明显。

2. PSDL文件结构深度解析：从语法到实战

2.1 PSDL文件骨架：六大核心模块

一个完整的PSDL文件由六个逻辑部分组成，它们的出现顺序是严格定义的：

tcl复制[ { VARIABLE ... } … ]        # 可选：变量定义，实现参数化
{ PATTERN ... } …             # 必需：走线模板定义
[ { USERGRID ... } … ]        # 可选：用户自定义网格
[ { AREA ... } … ]            # 可选：特殊区域定义 
[ { EXCEPTAREA ... } … ]      # 可选：避让区域定义
{ REGION ... } …              # 必需：模板应用规则

在实际项目中，最核心的是PATTERN和REGION两部分。前者定义"画笔"的特性，后者规定"在哪里画"和"怎么画"。

2.2 PATTERN详解：定义你的"画笔"

PATTERN块定义了电源走线的基本模板，常见的有三种类型：

STRIPE模板（用于常规电源条带）：

tcl复制{ PATTERN stripe_m5 {
  TYPE STRIPE
  DIRECTION VERTICAL    # 方向：VERTICAL/HORIZONTAL
  WIDTH 0.048           # 线宽（micron）
  SPACING 0.320         # 线中心距
  PITCH 0.368           # 可选：线边缘间距（WIDTH+SPACING）
}}

FOLLOWPIN模板（跟随标准单元电源引脚）：

tcl复制{ PATTERN m1_vdd {
  TYPE FOLLOWPIN
  WIDTH 0.014           # 通常与标准单元pin同宽
  SPACING 0.056         # 避免DRC violation
}}

STAPLE模板（用于U型连接和跳层通孔）：

tcl复制{ PATTERN via_staple {
  TYPE STAPLE
  WIDTH 0.040           # 通孔阵列宽度
  DIRECTION VERTICAL    # 通孔排列方向
}}

实战经验：在28nm以下工艺中，建议SPACING至少为WIDTH的2倍以避免电迁移问题。我曾在一个12nm项目中因SPACING设置过小导致IR drop超标，不得不返工。

2.3 REGION与LAYER：网格落地的关键

REGION定义了模板的应用范围，最常见的是COREAREA（核心区域），也可以指定具体坐标范围：

tcl复制{ REGION { COREAREA }       # 作用于整个核心区
  { LAYER METAL5            # 在M5层操作
    { METAL pwr_m5 stripe_m5 
      { NET VDD }           # 连接到VDD网络
      { OFFSET 0.12 0 }     # 第一条线起始偏移(x y)
      { STEPDISTANCE 0.368 }# 线重复间距
    }
  }
}

Offset设置的黄金法则：

• 同层VDD/VSS的Offset应相差SPACING/2，实现交错排布
• 相邻金属层的Offset建议错开SPACING/4，避免通孔对齐产生工艺热点
• 顶层金属（如M7/M8）的Offset需考虑封装bump位置

2.4 高级技巧：变量与条件化设计

对于复杂设计，可以使用VARIABLE实现参数化：

tcl复制{ VARIABLE m5_pitch 0.368 }
{ VARIABLE m5_width 0.048 }

{ PATTERN stripe_m5 {
  TYPE STRIPE
  WIDTH $m5_width
  SPACING [expr $m5_pitch - $m5_width]
}}

这样在工艺升级时，只需修改变量值即可全局更新所有相关参数。我在一个从16nm迁移到7nm的项目中，这种方法节省了90%的适配时间。

3. 实战四步曲：从零搭建可靠电源网格

3.1 环境准备与前期规划

在开始编写PSDL前，需要确保：

1. Innovus版本≥22.1（对高级PG功能支持更好）
2. 完成基础Floorplan，包括：
   • 核心区域（COREAREA）定义
   • 电源网络（VDD/VSS等）创建
   • 电源I/O pad位置确定

建议先用GUI手动规划一小块区域，观察工具自动生成的网格特性，作为PSDL编写的参考。以下是一个基础初始化脚本：

tcl复制# Innovus初始化示例
source design.globals
init_design
floorPlan -site coreSite -r 1.0 0.6 10 10 10 10
createNet VDD -power
createNet VSS -ground

3.2 PSDL文件编写实战

以下是一个完整的M1-M6电源网格PSDL示例：

tcl复制# 定义变量
{ VARIABLE m1_width 0.014 }
{ VARIABLE m3_pitch 0.216 }

# M1跟随单元引脚
{ PATTERN m1_pattern {
  TYPE FOLLOWPIN
  WIDTH $m1_width
  SPACING 0.056
}}

# M3水平条带
{ PATTERN m3_horiz {
  TYPE STRIPE
  DIRECTION HORIZONTAL
  WIDTH 0.026
  SPACING [expr $m3_pitch - 0.026]
}}

# M4垂直条带（与M3形成网格）
{ PATTERN m4_vert {
  TYPE STRIPE
  DIRECTION VERTICAL
  WIDTH 0.032
  SPACING 0.288
}}

# 应用规则
{ REGION { COREAREA }
  { LAYER METAL1
    { METAL m1_vdd m1_pattern { NET VDD } }
    { METAL m1_vss m1_pattern { NET VSS } }
  }
  { LAYER METAL3
    { METAL m3_vdd m3_horiz 
      { NET VDD } 
      { OFFSET 0 -0.013 } 
      { STEPDISTANCE $m3_pitch }
    }
  }
  { LAYER METAL4
    { METAL m4_vss m4_vert
      { NET VSS }
      { OFFSET 0.144 0 }  # 与M3错开半个间距
      { STEPDISTANCE 0.576 }
    }
  }
}

3.3 网格生成与验证

在Innovus中使用route_pg命令生成电源网格：

tcl复制# 语法检查模式（推荐首次运行）
route_pg -fast -psdl_file ./pg.psdl -check_psdl_only

# 快速生成模式
route_pg -fast -psdl_file ./pg.psdl

# 签核质量模式
route_pg -psdl_file ./pg.psdl -drc_mode hard

生成后必须执行以下验证：

1. 视觉检查：在GUI中查看各层网格是否符合预期
2. 连接性检查：

   tcl复制verify_pg -check_short
   verify_pg -check_open
   

3. 电气检查：

   tcl复制check_pg_connectivity -net VDD
   check_pg_connectivity -net VSS
   

3.4 调试技巧与性能优化

当遇到问题时，可以采用以下调试方法：

问题定位：

tcl复制# 生成PSDL执行报告
route_pg -psdl_file ./pg.psdl -report_file pg_report.rpt

# 检查特定网络连接
report_pg -net VDD -verbose

性能优化：

• 对于大型设计（>1亿门），使用分块处理：

  tcl复制set_partition -pg_block { block1 block2 }
  route_pg -psdl_file ./pg.psdl -block block1
  

• 启用多线程（Innovus 23.1+）：

  tcl复制set_multi_cpu_usage -cpu_count 4
  route_pg -parallel -psdl_file ./pg.psdl
  

4. 避坑指南：来自流片项目的经验结晶

4.1 语法陷阱与解决方案

变量作用域问题：
PSDL的变量作用域是文件级的，在包含多个.psdl文件时容易冲突。建议：

• 使用前缀命名变量（如block1_m5_width）
• 主文件用source包含子模块：

  tcl复制{ VARIABLE include "./sub_block.pdsl" }
  

层间对齐陷阱：
当上下层金属条纹方向不同时（如M3水平、M4垂直），通孔可能错位。解决方案：

• 在PSDL中显式定义VIA_LAYER：

  tcl复制{ LAYER VIA34
    { ARRAY m3_m4_via
      { OFFSET 0.108 0.108 }  # 精心计算的偏移
      { STEP 0.216 0.216 }
    }
  }
  

4.2 物理设计中的特殊处理

宏单元周边处理：
对于大型SRAM/模拟模块，需要特殊电源规划：

tcl复制{ EXCEPTAREA macro1 {
  COORDINATES { 100.5 150.2 } { 120.8 180.6 }
}}
{ AREA macro1_ring {
  TYPE BLOCK_RING
  WIDTH 0.8
  OFFSET 1.0
  NET { VDD VSS }
}}

跨电压域设计：
多电压域需要隔离环（isolation ring）：

tcl复制{ AREA iso_ring_vdd1v2 {
  TYPE ISOLATION
  WIDTH 0.6
  NET VDD1V2
  SHAPE OCTAGON  # 减少角落电流密度
}}

4.3 版本控制最佳实践

1. 文件组织建议：

   code复制/power_plan
   ├── main.psdl          # 主入口
   ├── core.psdl          # 核心区域定义
   ├── io.psdl            # IO环定义
   └── macros/            # 各宏单元定义
       ├── sram1.psdl
       └── analog1.psdl
   

2. Git提交规范：

   • 每次修改独立提交
   • 提交信息包含：
     • 影响的金属层
     • 修改的参数范围
     • 相关issue编号

3. 差异检查脚本：

   bash复制#!/bin/bash
   # 比较PSDL变更对网格的影响
   innovus -batch -files compare_pg.tcl
   

   其中compare_pg.tcl：

   tcl复制read_psdl old.psdl
   route_pg -fast -no_execute
   set old_grid [report_pg_grid]
   
   read_psdl new.psdl 
   route_pg -fast -no_execute
   set new_grid [report_pg_grid]
   
   diff_pg_grid $old_grid $new_grid -out diff_report.txt
   

5. 进阶技巧：提升PDN质量的秘密武器

5.1 动态电源网格生成

对于复杂SoC，可以采用条件化PSDL设计：

tcl复制# 根据区域密度调整网格密度
{ REGION { COREAREA }
  { LAYER METAL6
    { IF { $utilization > 0.8 } THEN {
        METAL m6_dense { ... } # 高密度网格
      } ELSE {
        METAL m6_regular { ... } # 常规网格
      }
    }
  }
}

5.2 与RedHawk的协同优化

将PSDL与电源完整性分析工具结合：

1. 生成RedHawk输入：

   tcl复制route_pg -psdl_file pg.psdl -export redhawk -out pg_rh.tcl
   

2. 分析热点后反馈优化：

   tcl复制{ PATTERN m6_patch {
     TYPE STRIPE
     WIDTH [expr $base_width * 1.5] # 加宽热点区域
     SPACING [expr $base_spacing * 0.7]
   }}
   

5.3 机器学习辅助优化

在Innovus 23.1+中，可以使用ML优化PG参数：

tcl复制set_ml_pg_config -model pg_opt.model
route_pg -psdl_file pg.psdl -ml_optimize \
  -objectives {ir_drop electromigration}

这种方法在我参与的3nm测试芯片中，将IR drop降低了约15%。

6. 从项目实践中来的真知灼见

在最近一次5nm SoC项目中，我们遇到了一个棘手问题：芯片右上角在动态电压降分析中总是出现热点。传统的均匀网格无法解决这个问题，最终我们开发了分区域PSDL方案：

tcl复制# 定义热点区域
{ AREA hotspot {
  COORDINATES { 1800 2200 } { 2000 2400 }
}}

# 常规区域网格
{ REGION { COREAREA -hotspot }
  { LAYER METAL7
    { METAL m7_regular { ... } }
  }
}

# 热点区域增强网格
{ REGION { hotspot }
  { LAYER METAL7
    { METAL m7_dense 
      { WIDTH 0.064 }  # 比常规宽30%
      { SPACING 0.256 } # 间距缩小25%
      { OFFSET 0.032 0.032 }
    }
  }
}

配合后续的金属填充（metal fill）优化，最终将局部IR drop从原来的58mV降低到了32mV，满足了签核要求。这个案例让我深刻体会到，好的电源规划不是一成不变的模板应用，而是需要根据芯片特性灵活调整的艺术。