1. 项目概述:8bit 40MHz异步SAR ADC设计实录
去年团队交付的这颗40MHz采样率的8bit异步SAR ADC芯片,算得上是我们模拟前端信号链中的关键一环。在物联网传感器接口和便携式医疗设备领域,这种中等精度、低功耗的模数转换器需求持续增长。与传统的同步SAR架构相比,异步时序控制让我们在40MHz采样率下实现了仅1.8mW的功耗,这主要得益于动态比较器在每次转换完成后立即进入休眠的特性。
整个设计从架构选型到最终流片历时9个月,采用180nm CMOS工艺实现。核心创新点在于将传统SAR逻辑的时钟驱动改为事件驱动模式,通过比较器输出的就绪信号触发下一位转换,避免了固定时钟周期带来的时间冗余。实测结果显示DNL控制在±0.5LSB以内,ENOB达到7.6bit@Nyquist频率,完全满足血氧检测模块和工业传感器Hub的应用需求。
2. 核心电路设计解析
2.1 电容阵列DAC拓扑优化
在8bit分辨率下,我们选择了分段式电容阵列结构(5+3bit),将MSB段的32C单位电容与LSB段的8C单位电容通过衰减电容连接。这种结构的优势在于:
- 版图面积比二进制权重阵列节省约35%
- 衰减电容采用MOM结构实现,匹配精度优于0.1%
- 分段布局有利于降低寄生电容对建立时间的影响
具体实现时,MSB阵列采用共中心对称布局,所有单位电容都拆分为4个并联的子电容单元。实测显示这种布局将梯度误差导致的DNL恶化控制在0.15LSB以内。关键设计参数如下表:
| 参数 | MSB段(5bit) | LSB段(3bit) |
|---|---|---|
| 单位电容值 | 20fF | 20fF |
| 单元数量 | 32 | 8 |
| 开关尺寸 | 2μm/0.18μm | 1μm/0.18μm |
| 建立时间(99%) | 6.3ns | 4.1ns |
注意:电容底板开关需要采用传输门结构而非单管开关,以消除电荷注入导致的非线性。我们在版图中特别增加了dummy开关管来平衡时钟馈通效应。
2.2 动态比较器设计要点
异步SAR的核心在于比较器的响应速度直接决定转换速率。我们设计的动态比较器具有三个关键特点:
- 预放大级采用交叉耦合PMOS负载,增益设定为8倍以抑制kickback噪声
- 锁存级加入NMOS正反馈对,将再生时间缩短至1.2ns
- 内置偏移校准电路,通过6bit电流DAC补偿最大±15mV的输入失调
比较器工作流程分四个阶段:
- 复位阶段:CLK=1时M1-M4导通,清空所有节点电荷
- 预放大阶段:CLK下降沿触发差分输入信号放大
- 再生阶段:交叉耦合对进入正反馈状态
- 锁存输出:比较结果通过SR锁存器保持
实测比较器延迟在40MHz采样率下为3.8ns,功耗仅280μW。版图布局时将敏感的信号走线全部采用shielded差分对布线,衬底接触间距缩小到2μm以降低衬底噪声耦合。
3. 异步时序控制实现
3.1 事件驱动型状态机
传统SAR ADC依赖外部时钟驱动逐次逼近过程,而我们的异步控制器由比较器输出边沿触发。具体工作时序:
- 采样相位:当采样信号SMP变高时,输入信号被采样到DAC阵列
- 启动转换:SMP下降沿触发第一位比较(MSB)
- 事件传递:比较器输出跳变沿触发SAR逻辑生成下一位控制码
- 转换完成:当检测到LSB比较完成时,输出数据有效信号
状态转移图采用Gray编码实现,避免毛刺导致的误触发。关键路径插入两级缓冲器确保时序裕量,在TT工艺角下最坏情况建立时间仍留有1.1ns余量。
3.2 时钟树综合策略
虽然采用异步架构,但采样时钟仍需严格同步。我们设计了三级时钟缓冲网络:
- 第一级:主时钟输入缓冲,驱动能力4X
- 第二级:区域时钟分发,H树结构布线
- 第三级:本地时钟驱动,带skew补偿
特别在比较器时钟路径上插入可调延迟链(步长50ps),用于校准采样保持时间。版图实现时将时钟走线宽度加粗到最小线宽的3倍,相邻信号线间距保持2倍线宽规则。
4. 版图设计关键技巧
4.1 匹配敏感器件布局
对于DAC电容阵列和比较器输入对管,采用以下匹配增强技术:
- 共质心布局:单位电容按4×8矩阵排列,MSB段采用8行4列
- 虚拟器件环绕:所有阵列外围放置50%尺寸的dummy单元
- 对称供电:比较器部分采用双VDD环结构,电源从两侧接入
4.2 电源噪声抑制
针对开关电容电路的瞬态电流问题,我们实施了三级滤波:
- 芯片级:在VDD pad旁放置20pF MIM电容
- 模块级:每个电源域部署5pF MOS电容
- 单元级:比较器电源端串联50Ω电阻+100fF电容
测试显示这些措施将电源噪声引起的谐波失真降低了12dB。特别要注意的是,电容阵列的电源走线必须与数字电源完全隔离,我们在版图中专门划分了独立的电源层。
5. 测试结果与问题排查
5.1 实测性能指标
在1.8V供电、40MS/s采样率下测得:
- DNL: +0.45/-0.38 LSB
- INL: +0.78/-0.82 LSB
- ENOB: 7.6bit @ 20MHz输入
- 功耗:1.83mW(模拟0.9mW+数字0.93mW)
- FOM: 45fJ/conversion-step
5.2 典型问题解决方案
问题1:高频输入时ENOB骤降
现象:输入频率>15MHz时有效位数下降明显
排查:采样开关导通电阻随频率升高而增大
解决:将采样管宽长比从2μm/0.18μm调整为4μm/0.18μm
问题2:电源电压敏感度超标
现象:VDD波动±5%时DNL恶化0.3LSB
排查:比较器尾电流源PSRR不足
解决:在电流镜cascode管上增加10pF退耦电容
问题3:低温下转换失败
现象:-40℃时偶发误码
排查:异步控制逻辑的保持时间不足
解决:在状态机反馈路径插入200ps延迟缓冲器
6. 应用场景扩展
这颗ADC目前已成功应用于三个场景:
- 可穿戴ECG监测:利用其低功耗特性,在1Hz心率检测时功耗仅18μA
- 工业振动传感器:40MHz采样率支持20MHz带宽的共振分析
- 超声测距模块:8bit精度满足5cm分辨率需求
在实际部署中发现,当多个通道同步采样时,需要特别注意时钟抖动的影响。我们的解决方案是在PCB层面采用星型时钟分发网络,并在每个ADC时钟输入端增加100Ω串联电阻匹配阻抗。