1. CH32V307 SPI接口硬件架构解析
作为RISC-V架构的32位通用MCU，CH32V307的SPI控制器在设计上兼顾了传统ARM架构MCU的使用习惯和RISC-V特有的优化。其SPI外设支持主从模式切换，最高时钟频率可达系统时钟的1/2（当系统时钟为144MHz时，SPI时钟最高72MHz），这个性能指标已经超越了多数同价位ARM Cortex-M3/M4芯片。
硬件上特别值得注意的是数据寄存器组。与STM32的单一DR寄存器不同，CH32V307采用了双缓冲结构：
- 发送缓冲区(TX Buffer)：32位宽，支持8/16位数据自动填充
- 接收缓冲区(RX Buffer)：32位宽带移位寄存器
这种设计使得在72MHz时钟下连续传输时，软件处理数据的窗口时间增加了约40%。
时钟树配置方面，通过SPI_CR1寄存器的BR[2:0]位可进行8级分频（2/4/8/16/32/64/128/256分频）。实测发现，当系统时钟为144MHz时：
- 分频值2（72MHz）下信号边沿抖动<1ns
- 分频值4（36MHz）下可稳定驱动10cm飞线连接的从设备
- 分频值8（18MHz）以下时基本无视PCB布线影响
2. SPI四种工作时序模式详解
SPI的时钟极性(CPOL)和时钟相位(CPHA)组合出四种工作时序模式，这在CH32V307上通过SPI_CR1寄存器的CPOL和CPHA位配置。这四种模式的区别主要体现在SCK空闲状态电平（极性）和数据采样边沿（相位）上：
| 模式 | CPOL | CPHA | SCK空闲电平 | 数据采样边沿 | 典型应用场景 |
|---|---|---|---|---|---|
| 0 | 0 | 0 | 低电平 | 奇数边沿(上升沿) | 多数传感器(如BME280) |
| 1 | 0 | 1 | 低电平 | 偶数边沿(下降沿) | TI ADS系列ADC |
| 2 | 1 | 0 | 高电平 | 奇数边沿(下降沿) | NOR Flash存储器 |
| 3 | 1 | 1 | 高电平 | 偶数边沿(上升沿) | SD卡SPI模式 |
在CH32V307上实测发现一个关键细节：当CPHA=1时，第一个时钟边沿会提前半个周期出现。这意味着：
- 模式1/3下，从机必须在SS下降沿后立即准备数据
- 模式0/2下，从机有半个时钟周期准备时间
这个特性在驱动某些严格时序的外设（如AD7793 ADC）时需要特别注意，否则会导致首字节丢失。
3. 完整SPI通信流程分析
3.1 主模式初始化序列
正确的初始化流程应该遵循以下步骤：
- 使能GPIO时钟和SPI时钟：
c复制RCC->APB2PCENR |= RCC_APB2Periph_GPIOA | RCC_APB2Periph_SPI1;
- 配置GPIO为复用功能（以PA5/6/7为例）：
c复制GPIOA->CFGLR &= ~(GPIO_CFGLR_MODE5 | GPIO_CFGLR_MODE6 | GPIO_CFGLR_MODE7);
GPIOA->CFGLR |= (GPIO_CFGLR_CNF5_1 | GPIO_CFGLR_CNF6_1 | GPIO_CFGLR_CNF7_1);
- 配置SPI控制寄存器1：
c复制SPI1->CTLR1 = SPI_CTLR1_SPE | SPI_CTLR1_MSTR | SPI_CTLR1_SSI
| SPI_CTLR1_SSM | SPI_CTLR1_BR_0; // 主模式, 软件NSS, 2分频
- 使能SPI：
c复制SPI1->CTLR1 |= SPI_CTLR1_SPE;
3.2 数据传输过程中的关键时序
在8位数据模式下，一个完整的字节传输涉及以下时序事件（以模式0为例）：
- 主机拉低SS信号（软件控制或硬件自动）
- 主机将数据写入DR寄存器，触发SCK时钟生成
- 在SCK上升沿，从机锁存MOSI数据
- 在SCK下降沿，主机锁存MISO数据
- 传输完成标志置位，产生中断（如果使能）
CH32V307的SPI状态寄存器(SR)中有两个关键标志位：
- TXE（发送缓冲区空）：当数据从TX Buffer转移到移位寄存器时置位
- RXNE（接收缓冲区非空）：当移位寄存器内容转移到RX Buffer时置位
实测发现，在72MHz时钟下：
- TXE置位到实际SCK启动有约4个系统时钟的延迟
- 最后一个SCK边沿到RXNE置位有约3个系统时钟的延迟
4. 常见时序问题排查指南
4.1 数据错位问题
现象：接收到的数据总是比发送的数据左移或右移几位。
可能原因：
- CPHA配置错误导致采样边沿不对
- 从设备需要额外的时钟延迟
解决方案：
- 用逻辑分析仪捕获SCK与MOSI/MISO的对应关系
- 检查从设备手册要求的时序模式
- 尝试在传输前后添加NOP指令制造延迟：
c复制__asm__ volatile("nop"); // 约7ns延迟 @144MHz
4.2 高频下的数据丢失
现象：低频率时通信正常，提高时钟频率后出现随机数据错误。
排查步骤：
- 检查PCB布线长度（建议SCK走线<5cm）
- 测量电源纹波（SPI工作时应<50mVpp）
- 在SCK和MOSI/MISO上串联33Ω电阻
- 降低IO速度（通过GPIOx->CFGLR的MODEy位）
实测案例：驱动W5500以太网芯片时，发现以下优化有效：
- 将GPIO输出模式从50MHz降为10MHz
- 在SCK线上增加22pF对地电容
- 使用模式3而非模式0
5. 高级时序配置技巧
5.1 数据帧大小调整
CH32V307支持8/16位数据帧，通过SPI_CTLR1寄存器的DFF位选择。但实际测试发现：
- 16位模式下，BR[2:0]分频系数实际作用在32MHz以上时钟时会有额外+1的偏差
- 连续传输时，16位模式比8位模式吞吐量提升约35%
推荐配置：
c复制// 16位模式优化配置
SPI1->CTLR1 = SPI_CTLR1_DFF | SPI_CTLR1_SPE | SPI_CTLR1_MSTR;
SPI1->CTLR2 = SPI_CTLR2_ERRIE; // 使能错误中断
5.2 DMA配合下的时序优化
使用DMA可以显著提升SPI传输效率，但需注意：
- DMA通道配置必须设置正确的数据宽度：
c复制DMA1_Channel3->CFGR &= ~DMA_CFGR1_PSIZE;
DMA1_Channel3->CFGR |= DMA_CFGR1_MSIZE_0; // 内存端16位
- SPI DMA使能顺序：
c复制SPI1->CTLR2 |= SPI_CTLR2_TXDMAEN; // 先使能DMA
DMA1_Channel3->CFGR |= DMA_CFGR1_EN; // 再启动DMA
- 传输完成中断中必须清除所有标志：
c复制DMA1->INTFCR = DMA_INTFCR_CGIF3;
SPI1->STATR = 0; // 清除SPI所有状态
在72MHz SPI时钟+DMA的测试中，连续传输1024字节仅需约145μs，比轮询方式快8倍。