低压Cascode带隙基准电路设计与华大九天EDA实践

1. 低压Cascode带隙基准电路设计概述

在模拟集成电路设计中，带隙基准电压源是几乎所有系统都离不开的核心模块。它需要提供与工艺、温度、电源电压变化无关的稳定参考电压。传统带隙基准电路通常需要至少1.2V的电源电压才能正常工作，这在现代低功耗设计中已成为明显瓶颈。而采用电流模架构配合低压Cascode结构的带隙基准，可以在0.8V甚至更低的电源电压下稳定工作。

我最近使用华大九天EDA工具完成了一个典型的低压Cascode带隙基准设计，实测在0.8V电源下能提供稳定的600mV参考电压，温度系数低至25ppm/°C。这种结构的核心在于利用电流模工作方式避免了传统电压模带隙基准对电压余度的苛刻要求，同时通过Cascode结构保证了良好的电源抑制比(PSRR)。

2. 电路架构与工作原理

2.1 电流模带隙基准基础结构

电流模带隙基准的核心思想是将传统带隙基准中的电压量转换为电流量进行处理。基本结构包含：

• 正温度系数电流生成支路（通常利用ΔVBE/R）
• 负温度系数电流生成支路（通常利用VBE/R）
• 电流求和节点
• 电流-电压转换输出级

与传统结构相比，电流模架构的优势在于：

1. 各支路工作电流可以独立优化
2. 不需要叠加VBE和VT两个电压量，降低了对电源电压的要求
3. 通过电流镜复制，容易实现多路输出

2.2 低压Cascode结构的引入

在低压设计中，简单电流镜会面临两个主要问题：

1. 输出阻抗低导致电源抑制比差
2. 沟道长度调制效应显著

我的解决方案是采用低压Cascode结构（又称折叠Cascode），它能在不显著增加最小工作电压的前提下：

• 将输出阻抗提高约gmro倍
• 有效抑制沟道长度调制效应
• 保持各晶体管工作在饱和区

具体实现时需要注意：

Cascode管子的尺寸需要仔细优化，过大会增加寄生电容影响频率特性，过小则无法提供足够的输出阻抗提升。

3. 华大九天设计流程详解

3.1 原理图设计要点

在华大九天Aether平台中设计带隙基准时，我总结了以下关键步骤：

1. 建立基本支路：

   • 正温度系数支路：采用1:8比例的BJT对，通过电阻将ΔVBE转换为电流
   • 负温度系数支路：单个BJT的VBE通过电阻转换为电流
   • 电流求和节点：使用宽摆幅电流镜结构

2. 低压Cascode实现：

   verilog复制// 典型低压Cascode电流镜SPICE描述
   M1 (n1 n1 vss vss) nmos l=0.18u w=2u
   M2 (n2 n1 vss vss) nmos l=0.18u w=2u 
   M3 (out n3 n2 vss) nmos l=0.18u w=2u
   M4 (n3 n3 vdd vdd) pmos l=0.18u w=4u
   M5 (out n4 vdd vdd) pmos l=0.18u w=4u
   M6 (n4 n4 vdd vdd) pmos l=0.18u w=4u
   

3. 启动电路设计：
   带隙基准需要可靠的启动电路避免零电流简并点。我采用了一种新颖的衬底触发启动结构，相比传统方法节省了约30%的面积。

3.2 仿真与优化策略

在华大九天环境中进行带隙基准仿真时，我建立了完整的仿真流程：

1. 直流工作点验证：

   • 检查所有晶体管是否工作在饱和区
   • 确认支路电流匹配度（目标<1%失配）
   • 测量基准电压随电源电压的变化

2. 温度特性仿真：

   python复制# 温度扫描示例
   temps = [-40, 0, 27, 85, 125]  # 典型温度点
   for temp in temps:
       simulate(temp=temp)
       record_vref()
   calculate_tempco()  # 计算温度系数
   

3. 蒙特卡洛分析：
   针对工艺偏差进行200次蒙特卡洛仿真，评估：

   • 基准电压的3σ变化
   • 温度系数的分布情况
   • 关键晶体管匹配对性能的影响

4. 版图设计注意事项

4.1 匹配布局技巧

带隙基准的性能高度依赖器件的匹配，版图阶段需要特别注意：

1. BJT布局：

   • 采用中心对称的八角形结构
   • 确保发射极周长与面积比一致
   • 添加虚拟器件保持环境一致

2. 电阻匹配：

   • 使用相同的电阻条分段交叉耦合
   • 采用共质心布局消除梯度误差
   • 避免在电阻附近走大电流金属线

3. 电流镜匹配：

   • 保持相同的取向和周围环境
   • 添加足够的衬底接触
   • 匹配金属连线电阻

4.2 电源噪声抑制措施

为提高PSRR，版图上需要：

1. 为基准核心电路提供独立的电源/地线
2. 在关键节点附近放置足够的去耦电容
3. 采用保护环隔离噪声敏感区域
4. 优化电源线宽降低IR drop

5. 实测性能与问题排查

5.1 典型测试结果

在0.18μm工艺下实现的带隙基准实测数据：

5.2 常见问题与解决方案

1. 启动失败：

   • 现象：部分工艺角下基准无法正常建立
   • 排查：检查启动电路在低温、慢速电源上电时的行为
   • 解决：增加启动电流或延长启动脉冲宽度

2. 温度曲线非线性：

   • 现象：高温或低温时基准电压偏离预期
   • 排查：检查BJT的集电极电压是否足够
   • 解决：调整电阻比例或增加级间缓冲

3. 电源抑制比不足：

   • 现象：基准电压随电源波动明显
   • 排查：检查Cascode节点的阻抗特性
   • 解决：优化Cascode偏置或增加本地去耦

6. 进阶优化方向

对于需要更高性能的设计，可以考虑：

1. 曲率补偿技术：
   通过引入PTAT²或高阶补偿项，将温度系数降至10ppm/°C以下。我在最新版本中采用了一种分段补偿方法，在-40°C到125°C范围内实现了9ppm/°C的温度系数。

2. 动态元件匹配：
   对于超高精度应用，可以使用时钟控制的动态匹配技术，进一步降低系统误差。这需要增加开关控制逻辑，但能显著改善工艺偏差影响。

3. 亚阈值区优化：
   在极低功耗设计中，可以让部分晶体管工作在亚阈值区。这需要重新设计偏置网络，但可以将静态电流降至5μA以下。

在实际项目中，我通常会先实现基础版本，然后根据具体应用需求选择性地加入这些优化技术。每次优化都需要仔细评估面积、功耗和性能的trade-off。