1. 信号编码技术的前世今生
在模拟IC设计领域，信号编码方式的选择就像厨师决定用文火慢炖还是猛火爆炒——不同的烹饪手法会直接影响最终菜品的口感和风味。NRZ（非归零编码）和PAM4（四电平脉冲幅度调制）这对"师兄弟"，正是数字通信系统中两种最典型的"烹饪手法"。
记得我第一次在示波器上看到NRZ信号时，那整齐的方波就像军训时的队列，非0即1的刚毅线条透着数字世界特有的秩序感。而当我初次接触PAM4信号时，那四层交错的波形仿佛交响乐谱，在同样的时间单位里承载着双倍的信息量。这种视觉冲击直接引发了我对信号编码技术的深度思考：为什么我们需要PAM4？NRZ会在哪些场景下力不从心？作为模拟IC工程师，我们又该如何在设计中应对这些编码方式带来的挑战？
2. 基础原理深度对比
2.1 NRZ编码的本质特性
NRZ编码就像老式拨号电话——每次通话只能传递"是"或"否"的二元信息。在技术实现上，它用两个明确的电压电平（通常为Vhigh和Vlow）分别代表逻辑1和0。这种编码方式最大的优势在于其惊人的健壮性：在接收端，判决电路只需要判断信号是高于还是低于某个阈值电压即可恢复数据。
但NRZ有个与生俱来的限制：每符号周期只能传输1bit信息。这意味着要实现更高的数据速率，就必须提高符号速率（即时钟频率）。当速率超过25Gbps时，NRZ信号会遇到三个致命瓶颈：
- 信道损耗呈指数级增加（趋肤效应和介质损耗主导）
- 时钟恢复变得极其困难（参考图1的眼图恶化）
- 串扰问题急剧恶化（近端串扰和远端串扰）
实测案例：在28Gbps NRZ系统中，FR4板材上传输3英寸后信号衰减就达-15dB，眼图几乎完全闭合。
2.2 PAM4的突破性设计
PAM4就像升级为和弦演奏的乐器，在同样的时间单位内通过4个不同的电压电平（通常对应00、01、10、11）传递2bit信息。这种编码的核心价值在于：在相同符号速率下，数据传输率直接翻倍。
但PAM4付出的代价也不小：
- 信噪比要求提高约9.5dB（因为电平间距缩小为NRZ的1/3）
- 需要更复杂的均衡技术（FFE+DFE+CTLE组合）
- 对ADC精度要求更高（至少6bit有效分辨率）
- 非线性失真影响加剧（需预加重和后均衡配合）
下表对比了两种编码的关键参数：
| 参数项 | NRZ | PAM4 | 差异分析 |
|---|---|---|---|
| 每符号比特数 | 1bit | 2bit | PAM4频谱效率翻倍 |
| 电平数量 | 2 | 4 | PAM4需要更精细的电压控制 |
| 眼图高度 | 100% | 33% | PAM4噪声容限降低 |
| 时钟恢复难度 | 中等 | 困难 | PAM4需要CDR特殊算法 |
| 典型应用场景 | ≤56Gbps | ≥56Gbps | PAM4用于超高速场景 |
3. 模拟IC设计中的实战挑战
3.1 接收端设计要点
在PAM4接收机设计中，最棘手的莫过于ADC的动态范围分配。我曾在某个112G PAM4 SerDes项目中踩过一个坑：最初按照理想情况将四个电平均匀分布在0-1V范围，实测发现由于信道非线性，中间电平（01和10）的实际位置会偏移约8%。后来改进的方案是：
- 采用自适应阈值控制（ATC）技术
- 增加背景校准环路
- 使用5-tap DFE补偿码间干扰
对于NRZ接收机，难点则集中在时钟数据恢复（CDR）上。特别是在多lane系统中，参考时钟抖动需要控制在0.1UI以内。我的经验法则是：
- 使用LC振荡器而非环形振荡器
- 相位检测器采用bang-bang结构
- 环路带宽设为符号速率的1/2000
3.2 发射端设计陷阱
PAM4发射机的输出驱动器需要极其精确的电平控制。某次流片后我们发现输出电平的INL（积分非线性）超标，根本原因是：
- 单位电流源失配导致DNL问题
- 输出阻抗随频率变化
- 电源噪声耦合进模拟电路
改进后的方案包含三个关键措施：
- 采用共中心版图布局
- 增加片上去耦电容阵列
- 实现动态阻抗校准
而NRZ发射机的主要挑战在于预加重（Pre-emphasis）的优化。通过大量实测数据，我总结出预加重系数的黄金公式：
code复制主抽头系数 = 1 - 0.5*(信道损耗@Nyquist频率/dB)
后抽头系数 = 主抽头系数 * 0.3
4. 实测问题排查手册
4.1 PAM4系统典型故障
案例1：中间电平误码率高
- 现象：01和10状态的BER比00/11高两个数量级
- 排查步骤：
- 检查ADC的INL特性（需<0.5LSB）
- 测量信道频率响应（关注奈奎斯特频率点）
- 验证DFE系数收敛性
- 解决方案：
- 增加ADC校准周期
- 优化CTLE的peaking频率
- 调整DFE的初始条件
案例2：时钟恢复失锁
- 现象：CDR无法锁定导致连续误码
- 根本原因：
- 信道损耗导致边沿信息丢失
- 时钟路径相位噪声超标
- 应急措施：
- 强制切换到参考时钟模式
- 提高CDR环路带宽（牺牲抖动容限）
4.2 NRQ系统常见陷阱
电源噪声耦合
- 特征：误码呈现周期性爆发
- 诊断方法：
- 用近场探头扫描封装区域
- 分析误码与电源纹波的时域相关性
- 设计教训：
- 电源引脚必须采用星型连接
- 每两个IO buffer需要1nF去耦电容
阻抗不连续反射
- 典型表现：眼图出现重影
- 工程对策：
- PCB走线严格控制±5%阻抗公差
- 使用TDR测量实际阻抗
- 添加有源阻抗校准电路
5. 技术选型决策框架
当面临NRZ与PAM4的选择时，我通常采用以下决策流程：
-
速率需求分析
- <25Gbps：首选NRZ
- 25-56Gbps：根据功耗预算选择
-
56Gbps：必须PAM4
-
信道条件评估
- 计算奈奎斯特频率处的插入损耗：
- <-10dB：可考虑NRZ
- -10~-20dB：需评估PAM4代价
-
-20dB：只能选择PAM4
- 计算奈奎斯特频率处的插入损耗：
-
功耗预算分解
- PAM4系统的ADC+DSP功耗通常比NRZ高40-60%
- 需要预留15%余量用于均衡电路
-
成本敏感度验证
- PAM4芯片面积会增加约30%
- 测试成本上升50%（需要更精密仪器）
在最近一个112G SerDes项目中，我们最终选择了PAM4编码，但创新性地采用了以下混合架构：
- 发射端：PAM4编码+3-tap FFE
- 信道：低成本PCB材料（损耗-28dB@28GHz）
- 接收端：基于SAR ADC的软判决方案
这种设计相比纯NRZ方案节省了35%功耗，同时将误码率控制在1E-15以下。
6. 未来演进趋势观察
从Jitter分析仪捕获的波形来看，业界正在探索几个有趣的方向：
-
PAM4的渐进改良
- 非均匀电平间距（针对信道非线性优化）
- 时间交织PAM4（类似DDR的内存技术）
- 三维编码（结合相位和幅度）
-
NRZ的特定场景坚守
- 短距离芯片间互连（<5mm）
- 对功耗极度敏感的应用
- 需要极低延迟的系统
-
新型编码技术
- 离散多音调制（DMT）
- 正交频分复用（OFDM）
- 概率整形编码
在实验室环境下，我们已经验证了非均匀PAM8（NU-PAM8）方案的可行性。通过动态调整电平间距，在相同信噪比条件下可以实现额外15%的速率提升。不过这套方案目前面临时钟恢复电路复杂度过高的问题，可能需要结合机器学习技术来优化判决阈值。
每次调试这些编码系统时，我总会想起音乐指挥家对乐队的调教——既要保证每��音符（电平）的精准，又要把握整体节奏（时钟）的稳定。或许这就是模拟IC设计的魅力所在：用严谨的工程手段，演绎出精妙的信号交响曲。